公开(公告)号：EP3155665A4

公开(公告)日：2018-02-21

申请号：EP14894669

申请日：2014-06-13

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  DASGUPTA SANSAPTAK ,  LEVANDER ALEJANDRO X ,  MORROW PATRICK

IPC: H01L29/778 ,  H01L21/336 ,  H01L29/04 ,  H01L29/20

CPC classification number: H01L29/7787 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/76254 ,  H01L21/7806 ,  H01L29/045 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66462 ,  H01L29/7781

Abstract: A method including forming a barrier layer on a polar compound semiconductor layer on a sacrificial substrate; coupling the sacrificial substrate to a carrier substrate to form a composite structure wherein the barrier layer is disposed between the polar compound semiconductor layer and the carrier substrate; separating the sacrificial substrate from the composite structure to expose the polar compound semiconductor layer; and forming at least one circuit device. An apparatus including a barrier layer on a substrate; a transistor device on the barrier layer; and a polar compound semiconductor layer disposed between the barrier layer and the transistor device, the polar compound semiconductor layer including a two-dimensional electron gas therein.

公开(公告)号：MY188298A

公开(公告)日：2021-11-25

申请号：MYPI2017700394

申请日：2014-09-09

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  DASGUPTA SANSAPTAK ,  LEVANDER ALEJANDRO X ,  MORROW PATRICK

IPC: H01L29/778 ,  H01L21/337 ,  H01L21/338 ,  H01L29/808 ,  H01L29/812

Abstract: A multi-gate high electron mobility transistor, HEMT, and its methods of formation are disclosed. The multi-gate HEMT includes a substrate (102) and an adhesion layer (104) on top of the substrate (102). A channel layer (120) is disposed on top of the adhesion layer (104), and a first gate electrode (106) is disposed on top of the channel layer (120). The first gate electrode (106) has a first gate dielectric layer (116) in between the first gate electrode (106) and the channel layer (120). A second gate electrode (108) is embedded within the substrate (102) and beneath the channel layer (120). The second gate electrode (108) has a second gate dielectric layer (118) completely surrounding the second gate electrode (108). A pair of source and drain contacts (110) are disposed on opposite sides of the first gate electrode (106). (Figure 1B)

公开(公告)号：DE102020113775A1

公开(公告)日：2020-12-31

申请号：DE102020113775

申请日：2020-05-21

Applicant: INTEL CORP

Inventor： MANNEBACH EHREN ,  LILAK AARON D ,  YOO HUI JAE ,  MORROW PATRICK ,  LIN KEVIN ,  TRONIC TRISTAN

IPC: H01L27/088 ,  H01L21/8232

Abstract: Eine Vorrichtung ist offenbart. Die Vorrichtung umfasst einen Gate-Leiter, eine erste Source-Drain-Region und eine zweite Source-Drain-Region. Die Vorrichtung umfasst einen ersten Luftzwischenraumbereich zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und einen zweiten Luftzwischenraumbereich zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters. Eine Hartmaskenschicht, die Löcher umfasst, befindet sich unter dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen. Eine planare Dielektrikumsschicht befindet sich unter der Hartmaske.

公开(公告)号：DE112018007362T5

公开(公告)日：2020-12-10

申请号：DE112018007362

申请日：2018-03-28

Applicant: INTEL CORP

Inventor： DEWEY GILBERT ,  PILLARISETTY RAVI ,  SHARMA ABHISHEK A ,  LILAK AARON D ,  RACHMADY WILLY ,  MEHANDRU RISHABH ,  JUN KIMIN ,  PHAN ANH ,  YOO HUI JAE ,  MORROW PATRICK ,  HUANG CHENG-YING

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/49 ,  H01L29/78

Abstract: Eine Integrierte-Schaltung-Struktur umfasst eine untere Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren. Eine obere Bauelementschicht wird auf der unteren Bauelementschicht gebildet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst.

公开(公告)号：DE102020102948A1

公开(公告)日：2020-09-17

申请号：DE102020102948

申请日：2020-02-05

Applicant: INTEL CORP

Inventor： MANNEBACH EHREN ,  LILAK AARON D ,  PHAN ANH ,  HUANG CHENG-YING ,  DEWEY GILBERT ,  MORROW PATRICK ,  MEHANDRU RISHABH ,  KOTLYAR ROZA ,  MA SEAN T ,  RACHMADY WILLY

IPC: H01L27/092

Abstract: Hierin offenbart sind gestapelte Transistoren mit unterschiedlichen Kristallorientierungen in unterschiedlichen Bauelement-Strata, sowie verwandte Verfahren und Bauelemente. Bei einigen Ausführungsbeispielen kann eine Integrierte-Schaltungs-Struktur gestapelte Strata von Transistoren umfassen, wobei die Kanalmaterialien bei zumindest einigen der Strata unterschiedliche Kristallorientierungen aufweisen.

公开(公告)号：DE112013007061T5

公开(公告)日：2016-01-28

申请号：DE112013007061

申请日：2013-06-25

Applicant: INTEL CORP

Inventor： MORROW PATRICK ,  JUN KIMIN ,  WEBB M CLAIR ,  NELSON DONALD W

IPC: H01L21/768 ,  H01L21/28 ,  H01L27/105

Abstract: Monolithische 3D-IC, die eine oder mehrere örtliche ebenenübergreifende Zwischenverbindung(en) aufweist, die eng mit zumindest einer Struktur zumindest eines Transistors auf zumindest einer Transistorebene innerhalb der 3D-IC integriert sind. In gewissen Ausführungsformen schneidet die örtliche ebenenübergreifende Zwischenverbindung eine Gate-Elektrode oder ein Source/Drain-Gebiet zumindest eines Transistors und erstreckt sich durch zumindest eine ebenenübergreifende Dielektrikumsschicht, die zwischen einer ersten und zweiten Transistorebene in der 3D-IC angeordnet ist. Örtliche ebenenübergreifende Zwischenverbindungen können vorteilhafterweise eine direkte vertikale Verbindung zwischen Transistoren in verschiedenen Ebenen der 3D-IC herstellen, ohne lateral um den Fußabdruck (d. h., laterale oder planare Fläche) entweder der darüber liegenden oder darunter liegenden Transistorebene, die verbunden ist, geführt zu werden.

公开(公告)号：DE60207879T2

公开(公告)日：2006-08-17

申请号：DE60207879

申请日：2002-09-27

Applicant: INTEL CORP

Inventor： WONG LAWRENCE ,  MORROW PATRICK ,  LEU JIHPERNG ,  OTT ANDREW ,  KLOSTER GRANT

IPC: H01L21/768 ,  H01L23/532

Abstract: A dual-damascene process where first alternate ILDs are made of a first material and second alternate ILDs are made of a second material. Each material is etchable at a faster rate than the other in the presence of different etchant such as for an organic polymer and an inorganic low k material. This allows the ILDs to be deposited alternately on one another without an etchant stop layer thereby reducing capacitance.

公开(公告)号：AU4305701A

公开(公告)日：2001-07-16

申请号：AU4305701

申请日：2000-11-27

Applicant: INTEL CORP

Inventor： MURTHY ANAND S ,  CHAU ROBERT S ,  MORROW PATRICK ,  MCFADDEN ROBERT S

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/00

Abstract: A microelectronic structure includes at least one source/drain terminal of a first conductivity type that is partially isolated from a region of semiconductor material of a second conductivity type. In a further aspect of the invention, a process for forming a microelectronic structure, such as a MOSFET, having at least one source/drain terminal of a first conductivity type that is partially isolated from a region of semiconductor material of a second conductivity type includes forming a recess having a surface, forming a dielectric material over a portion of the surface of the recess, and back-filling the recess to from a source/drain terminal.

公开(公告)号：EP3155654A4

公开(公告)日：2018-06-27

申请号：EP14895326

申请日：2014-06-16

Applicant: INTEL CORP ,  NELSON DON W ,  WEBB MILTON CLAIR ,  MORROW PATRICK ,  JUN KIMIN

Inventor： NELSON DONALD W ,  WEBB M CLAIR ,  MORROW PATRICK ,  JUN KIMIN

IPC: H01L21/336 ,  H01L21/98 ,  H01L25/065 ,  H01L27/06 ,  H01L29/78

CPC classification number: H01L25/0652 ,  H01L21/568 ,  H01L21/6835 ,  H01L21/8221 ,  H01L23/427 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/20 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/18 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/0922 ,  H01L2221/68359 ,  H01L2221/68372 ,  H01L2223/6677 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16227 ,  H01L2224/24137 ,  H01L2224/24195 ,  H01L2224/73267 ,  H01L2224/9222 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06548 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/18162 ,  H01L2924/19105 ,  H01L2924/00

Abstract: A method including forming a plurality of first devices and a plurality of first interconnects on a substrate; coupling a second device layer including a plurality of second devices to ones of the plurality of first interconnects, and forming a plurality of second interconnects on the second device layer. An apparatus including a first device layer including a plurality of first circuit devices disposed between a plurality of first interconnects and a plurality of second interconnects and a second device layer including a plurality of second devices juxtaposed and coupled to one of the plurality of first interconnects and the plurality of second interconnects, wherein one of the plurality of first devices and the plurality of second devices include devices having a higher voltage range than the other of the plurality of first devices and the plurality of second devices.

公开(公告)号：EP3155643A4

公开(公告)日：2018-03-28

申请号：EP14894206

申请日：2014-09-24

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  MORROW PATRICK ,  NELSON DONALD

IPC: H01L21/308

CPC classification number: H01L21/3086 ,  H01L21/3081 ,  H01L21/76802 ,  H01L29/0676 ,  H01L29/66666 ,  H01L29/7827

Abstract: A grid comprising a first set of grid lines and a second set of grid lines is formed on a substrate using a first lithography process. At least one of the first set of grid lines and the second set of grid lines are selectively patterned to define a vertical device feature using a second lithography process.