公开(公告)号：FR3057393A1

公开(公告)日：2018-04-13

申请号：FR1659771

申请日：2016-10-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK

IPC: H01L23/58 ,  G11C5/00

Abstract: Le caisson (1) de type de conductivité P est isolé du substrat (SB) par une structure de type triple caisson comportant une tranchée (4) ayant une partie centrale (430) électriquement conductrice enveloppée dans une enveloppe isolante (440), cette tranchée (4) formant avec le caisson (1) un condensateur de découplage.

公开(公告)号：FR3009430A1

公开(公告)日：2015-02-06

申请号：FR1357766

申请日：2013-08-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： GOASDUFF YOANN ,  MARZAKI ABDERREZAK

IPC: H01L21/82 ,  H01L21/30 ,  H01L21/71 ,  H01L27/10 ,  H01L29/732

Abstract: Selon un mode de mise en œuvre, le procédé comprend a) une formation dans ledit au moins un élément (1) d'au moins un bloc en saillie (BLC), b) un recouvrement dudit au moins un bloc en saillie (BLC) par une première couche de recouvrement (2) de façon à former au-dessus du bloc en saillie (BLC) un monticule concave (20) auto-aligné avec ledit bloc en saillie et tournant sa concavité vers le bloc en saillie, c) une formation dans le monticule (20) d'une première tranchée (TRI) auto-alignée avec le monticule et le bloc en saillie jusqu'à atteindre le bloc en saillie, d) une gravure (GR2) du bloc en saillie (BLC) utilisant le monticule (20) et sa première tranchée (TRI) comme masque de gravure de façon à former une deuxième tranchée (TR2) dans ledit bloc en saillie auto-alignée avec la première tranchée (TRI) et e) au moins un retrait du reliquat de première couche de recouvrement (2), ledit motif (MTF) comportant ladite deuxième tranchée (TR2) ainsi que les parties non gravées (BLCa, BLCb) du bloc en saillie délimitant ladite deuxième tranchée (TR2).

公开(公告)号：FR2998417A1

公开(公告)日：2014-05-23

申请号：FR1260912

申请日：2012-11-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  GOASDUFF YOANN ,  BIDAL VIRGINIE ,  FORNARA PASCAL

IPC: H01L21/302 ,  H01L27/02 ,  H01L29/92

Abstract: L'élément pointu (ELM) possède au moins une protubérance (DM) comportant dans sa partie supérieure une région pointue (RGP) limitant un cratère ouvert (CRT) et s'évasant depuis son extrémité pointue vers sa base en s'éloignant du centre du cratère (CRT).

公开(公告)号：FR3121780A1

公开(公告)日：2022-10-14

申请号：FR2103797

申请日：2021-04-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MELUL FRANCK ,  MARZAKI ABDERREZAK ,  AKBAL MADJID

IPC: H01L27/115 ,  G11C11/00 ,  G11C16/00

Abstract: Cellule mémoire programmable et effaçable La présente description concerne une cellule mémoire (10) comprenant : un premier caisson (22) dopé d'un premier type de conductivité (N+), en contact avec un deuxième caisson (12) dopé d'un deuxième type de conductivité (P), le deuxième type de conductivité étant opposé au premier type de conductivité ; un troisième caisson (24) dopé du deuxième type de conductivité (P+), en contact avec un quatrième caisson (14) dopé du premier type de conductivité (N) ; un premier mur (16) en contact avec les deuxième (12) et quatrième (14) caissons, le premier mur comprenant un coeur (16a) conducteur ou semiconducteur et une enveloppe isolante (16b) ; un empilement d'une première couche isolante (27), d'une première couche semiconductrice (26), d'une deuxième couche isolante (29) et d'une deuxième couche semiconductrice (28) recouvrant au moins partiellement les deuxième (12) et quatrième (14) caissons ; et une troisième couche semiconductrice (18) sur laquelle repose les deuxième (12) et quatrième (14) caissons et le mur (16). Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3108206A1

公开(公告)日：2021-09-17

申请号：FR2002552

申请日：2020-03-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK

IPC: H01L27/00 ,  H01L29/00

Abstract: Le circuit intégré comprend un premier caisson semiconducteur (NW) contenu dans un substrat semiconducteur (PSUB), le premier caisson (NW) contenant un deuxième caisson semiconducteur (PW). Un élément capacitif (CAP) comprend une première électrode (EC1) et une deuxième électrode (EC2), la première électrode (EC1) comportant au moins une structure conductrice verticale (P0) remplissant une tranchée (TR) s’étendant verticalement dans le premier caisson (NW), la structure conductrice verticale (P0) étant électriquement isolée du premier caisson (NW) par une enveloppe diélectrique (D0) recouvrant le fond et les flancs de ladite tranchée (TR), la structure conductrice verticale (P0) pénétrant dans le deuxième caisson (PW) à au moins une extrémité longitudinale de la tranchée (TR), la deuxième électrode (EC2) comportant ledit premier caisson (NW) et ledit deuxième caisson (PW). Figure de l’abrégé : figure 2

公开(公告)号：FR3102296A1

公开(公告)日：2021-04-23

申请号：FR1911549

申请日：2019-10-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： JULIEN FRANCK ,  MARZAKI ABDERREZAK

IPC: H01L21/76 ,  H01L21/027 ,  H01L21/306 ,  H01L21/318

Abstract: Le procédé de fabrication de circuit intégré comprend une phase de formation de tranchées comprenant : - une formation d’une première couche d’arrêt (20) ; - une formation d’une deuxième couche d’arrêt (30) sur la première couche d’arrêt (20) dans une deuxième zone (Z2) seulement ; - une gravure sèche (400) configurée pour graver en un temps donné la première couche d’arrêt (20) puis au moins une première tranchée (410) dans le substrat (10) jusqu’à une première profondeur (P1), et pour graver en même temps dans la deuxième zone (Z2), la deuxième couche d’arrêt (30), puis la première couche d’arrêt (20), puis au moins une deuxième tranchée (420) dans le substrat (10) jusqu’à une deuxième profondeur (P2), la deuxième profondeur (P2) étant inférieure à la première profondeur (P1). Figure pour l’abrégé : Fig 12

公开(公告)号：FR3076660B1

公开(公告)日：2020-02-07

申请号：FR1850157

申请日：2018-01-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  REGNIER ARNAUD ,  NIEL STEPHAN

IPC: H01L27/07 ,  H01L21/822 ,  H01L23/66

Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).

公开(公告)号：FR3077425A1

公开(公告)日：2019-08-02

申请号：FR1850725

申请日：2018-01-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK

IPC: H01L23/18 ,  H01L23/64

Abstract: La cellule intégrée précaractérisée (STD1) comprend au moins une région semiconductrice (SRI) comportant un domaine fonctionnel incluant au moins un transistor (TRR), et un domaine dit de continuité (DC10, DC11) destiné à être attenant à au moins un autre domaine de continuité (DCi) d'au moins une autre cellule intégrée précaractérisée (STDi), la cellule comportant au moins un élément capacitif (TR10, TR11, TR0) logé dans le domaine de continuité (DC1) et/ou autour d'une région de substrat (RSub) du transistor (TRR).

公开(公告)号：FR3071100A1

公开(公告)日：2019-03-15

申请号：FR1758480

申请日：2017-09-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  MARZAKI ABDERREZAK

IPC: G06K19/073 ,  H01L23/58

Abstract: Circuit électronique intégré, comportant un substrat semi-conducteur (S) dans lequel est réalisé un premier caisson semi-conducteur (C1) d'un premier type de conductivité, le circuit intégré comportant en outre un dispositif (DIS) de détection d'un amincissement du substrat par sa face arrière comprenant une jonction PN (J), le dispositif étant configuré pour détecter un amincissement du substrat en comparant la valeur d'un courant circulant au travers de la jonction (J) à une valeur seuil.

公开(公告)号：FR3070535A1

公开(公告)日：2019-03-01

申请号：FR1757907

申请日：2017-08-28

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  REGNIER ARNAUD ,  NIEL STEPHAN ,  HUBERT QUENTIN ,  CABOUT THOMAS

IPC: H01L21/70 ,  H05K1/02

Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).