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11.发明专利
公开(公告)号：FR3076660A1
公开(公告)日：2019-07-12
申请号：FR1850157
申请日：2018-01-09
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN
IPC: H01L27/07 , H01L21/822 , H01L23/66
Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).
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公开(公告)号：FR3052291B1
公开(公告)日：2018-11-23
申请号：FR1655067
申请日：2016-06-03
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
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公开(公告)号：FR3063415A1
公开(公告)日：2018-08-31
申请号：FR1751596
申请日：2017-02-28
Inventor： FROMENT BENOIT , NIEL STEPHAN , REGNIER ARNAUD , MARZAKI ABDERREZAK
Abstract: Circuit intégré comportant un substrat semiconducteur (PSUB), un caisson semiconducteur (PW) d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation (NW, NISO), une tranchée isolante supérieure (STI) s'étendant depuis une face avant du caisson (PW) jusqu'à une profondeur située à distance du fond du caisson. Le circuit intégré comporte au moins deux zones d'isolation additionnelles (TISO1, TISO2) électriquement isolées du caisson (PW) s'étendant à l'intérieur du caisson (PW) selon une première direction (Y) et verticalement depuis la face avant jusqu'au fond du caisson (PW). Au moins une région résistive pincée (RP) est délimitée par lesdites au moins deux zones d'isolation additionnelles (TISO1, TISO2), la tranchée isolante supérieure (STI) et la région d'isolation (NW, NISO). Au moins deux zones de contact (P1, P2) sont situées au niveau de la face avant du caisson (PW) et sont électriquement couplées à ladite région résistive pincée (RP).
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公开(公告)号：FR3002811B1
公开(公告)日：2016-05-27
申请号：FR1351837
申请日：2013-03-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , NIEL STEPHAN , LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).
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15.发明专利
公开(公告)号：FR3012673A1
公开(公告)日：2015-05-01
申请号：FR1360743
申请日：2013-10-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , DELALLEAU JULIEN
IPC: H01L27/115 , G11C11/21 , H01L29/788
Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (Ci, j) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).
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Patent Agency Ranking
公开(公告)号：FR2959025A1
公开(公告)日：2011-10-21
申请号：FR1001683
申请日：2010-04-20
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： CONRAUX JEROME , FANTAUZZO CHRISTIANE , HAMARD PATRICE , NUNZI PIERRE , REGNIER ARNAUD
Abstract: L'invention concerne un procédé de photolithographie comprenant des étapes de projection d'un faisceau lumineux (6) au travers d'un masque (3) sur une couche photosensible (9) pour former sur la couche photosensible une image (8) d'un motif de masque (7) formé par le masque, et de commande d'une couche (11) d'éléments actifs (12) du masque, pour que faisceau lumineux après avoir traversé la couche d'éléments actifs reproduise le motif de masque sur la couche photosensible, les éléments actifs étant répartis dans la couche conformément à une organisation matricielle en lignes et en colonnes transversales aux lignes, chaque élément actif étant contrôlé individuellement pour prendre un état transparent à la lumière du faisceau lumineux, ou bien un état opaque ou réfléchissant la lumière du faisceau lumineux, en fonction d'un signal de commande fourni à l'élément actif.
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17.发明专利
公开(公告)号：FR3076660B1
公开(公告)日：2020-02-07
申请号：FR1850157
申请日：2018-01-09
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN
IPC: H01L27/07 , H01L21/822 , H01L23/66
Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).
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18.发明专利
公开(公告)号：FR3070535A1
公开(公告)日：2019-03-01
申请号：FR1757907
申请日：2017-08-28
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN , HUBERT QUENTIN , CABOUT THOMAS
Abstract: Le circuit intégré comprend un élément capacitif (C) comprenant au moins une tranchée (TR) comportant une portion centrale conductrice (5) enveloppée d'une enveloppe isolante (7) et s'étendant verticalement dans un caisson (3) depuis une première face (10), une première couche conductrice (15) recouvrant une première couche isolante (17) située sur la première face (10) et une deuxième couche conductrice (25) recouvrant une deuxième couche isolante (27) située sur la première couche conductrice (15), la portion centrale conductrice (5) et la première couche conductrice (15) étant électriquement connectées et formant ainsi une première électrode (E2) de l'élément capacitif (C), la deuxième couche conductrice et le caisson (3) étant électriquement connectés et formant ainsi une deuxième électrode (E2) de l'élément capacitif (C), l'enveloppe isolante (7), la première couche isolante (17) et la deuxième couche isolante (27) formant une région diélectrique de l'élément capacitif (C).
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19.发明专利
公开(公告)号：FR3059458A1
公开(公告)日：2018-06-01
申请号：FR1661500
申请日：2016-11-25
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C16/04 , H01L27/115
Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.
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20.发明专利
公开(公告)号：FR3012673B1
公开(公告)日：2017-04-14
申请号：FR1360743
申请日：2013-10-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , DELALLEAU JULIEN
IPC: H01L27/115 , G11C11/21 , H01L29/788
Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (C ) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).
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