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    11.
    发明专利
    未知

    公开(公告)号：FR2853454B1

    公开(公告)日：2005-07-15

    申请号：FR0304143

    申请日：2003-04-03

    Applicant: ST MICROELECTRONICS SA

    Inventor： CORONEL PHILIPPE ,  MORAND YVES ,  SKOTNICKI THOMAS ,  CERUTTI ROBIN

    IPC: H01L21/336 ,  H01L29/423 ,  H01L29/786 ,  H01L29/78

    Abstract: A MOS transistor formed in a silicon substrate (101) comprises: (a) an active zone (100) surrounded by an insulating partition (102); (b) a first conducting strip (103) covering a central strip of the active zone; (c) one or more second conducting strips (105, 106, 107) placed in the active zone plumb with the first strip; (d) some conducting regions (108, 109) placed in two cavities in the insulating partition and joined to the ends of the first and second strips; (e) the surfaces of the silicon opposite the strips and conducting regions are covered with an insulator (130) constituting an oxide grid. An independent claim is also included for the production of this MOS transistor.

    PROCEDE DE REALISATION D'UNE COUCHE SEMI-CONDUCTRICE PRESENTANT AU MOINS DEUX EPAISSEURS DIFFERENTES
    17.
    发明专利
    PROCEDE DE REALISATION D'UNE COUCHE SEMI-CONDUCTRICE PRESENTANT AU MOINS DEUX EPAISSEURS DIFFERENTES 未知

    公开(公告)号：FR3002078A1

    公开(公告)日：2014-08-15

    申请号：FR1351144

    申请日：2013-02-11

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

    Inventor： VINET MAUD ,  MORAND YVES ,  NIEBOJEWSKI HEIMANU

    IPC: H01L21/30 ,  H01L21/20 ,  H01L21/71 ,  H01L21/77 ,  H01L27/06

    Abstract: La présente invention propose notamment un procédé de réalisation d'une couche semi-conductrice (146) présentant au moins deux épaisseurs différentes (TSi1, TSi2) à partir d'un empilement de type semi-conducteur sur isolant comportant au moins un substrat (112) sur lequel sont disposées successivement une couche isolante (114) et une première couche semi-conductrice, le procédé comprenant au moins une séquence comportant les étapes suivantes: • gravure de la première couche semi-conductrice de manière à ce que la première couche semi-conductrice soit continue et comprenne au moins une première zone dont l'épaisseur (tSi1) est inférieure à l'épaisseur (tsi2) d'au moins une deuxième zone ; • oxydation de la première couche semi-conductrice pour former un film d'oxyde électriquement isolant à la surface de la première couche semiconductrice de manière à ce que dans la première zone le film d'oxyde s'étende jusqu'à la couche isolante (114) ; • retrait partiel du film d'oxyde de manière à mettre à nu la première couche semi-conductrice en dehors de la première zone ; • formation sur l'empilement de couches d'une deuxième couche semiconductrice de manière à former avec la première couche semi-conductrice une troisième couche semi-conductrice continue (146) et présentant des épaisseurs différentes (TSi1, TSi2).

    PROCEDE DE FORMATION DE CONTACTS DE GRILLE, DE SOURCE ET DE DRAIN SUR UN TRANSISTOR MOS
    18.
    发明专利
    PROCEDE DE FORMATION DE CONTACTS DE GRILLE, DE SOURCE ET DE DRAIN SUR UN TRANSISTOR MOS 未知

    公开(公告)号：FR2990295A1

    公开(公告)日：2013-11-08

    申请号：FR1254145

    申请日：2012-05-04

    Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： NIEBOJEWSKI HEIMANU ,  MORAND YVES ,  LE ROYER CYRILLE ,  NEMOUCHI FABRICE

    IPC: H01L21/768 ,  H01L29/78

    Abstract: L'invention concerne un procédé de formation de contacts de grille, de source et de drain sur un transistor MOS présentant une grille (7) isolée comprenant du silicium polycristallin recouvert d'un siliciure métallique de grille (15), cette grille étant entourée d'au moins un espaceur (11) en un premier matériau isolant, le procédé comprenant les étapes consistant à a) recouvrir la structure d'un deuxième matériau isolant (47) et aplanir le deuxième matériau isolant jusqu'à atteindre le siliciure de grille ; b) procéder à une oxydation de la grille de sorte que le siliciure de grille s'enterre et se recouvre d'un oxyde de silicium ; c) éliminer le deuxième matériau isolant mais pas le premier matériau isolant ni le siliciure de grille ; et d) recouvrir la structure d'un premier matériau conducteur (53) et aplanir le premier matériau conducteur jusqu'à un niveau inférieur au sommet dudit espaceur.

    PROCEDE DE FORMATION D'UN VIA CONTACTANT PLUSIEURS NIVEAUX DE COUCHES SEMICONDUCTRICES
    19.
    发明专利
    PROCEDE DE FORMATION D'UN VIA CONTACTANT PLUSIEURS NIVEAUX DE COUCHES SEMICONDUCTRICES 未知

    公开(公告)号：FR2986371A1

    公开(公告)日：2013-08-02

    申请号：FR1250884

    申请日：2012-01-31

    Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： BATUDE PERRINE ,  MORAND YVES

    IPC: H01L23/538 ,  H01L21/768

    Abstract: L'invention concerne un procédé de formation d'un via (59) reliant une première couche (21) d'un niveau supérieur et une seconde couche (1) d'un niveau inférieur, les deux couches étant entourées d'un matériau isolant (35, 15), le procédé comprenant les étapes suivantes : a) former une ouverture jusqu'à atteindre un bord de la première couche, l'ouverture débordant latéralement par rapport audit bord ; b) former une couche d'un matériau de protection (53) seulement sur ledit bord ; c) poursuivre la formation de ladite ouverture en gravant sélectivement le matériau isolant jusqu'à atteindre la seconde couche du niveau inférieur ; et d) remplir l'ouverture d'au moins un matériau conducteur de contact (58).

    20.
    发明专利
    未知

    公开(公告)号：FR2902234B1

    公开(公告)日：2008-10-10

    申请号：FR0652094

    申请日：2006-06-12

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

    Inventor： DAMLENCOURT JEAN FRANCOIS ,  MORAND YVES ,  CLAVELIER LAURENT

    IPC: H01L21/205 ,  H01L21/762

    Abstract: Silicon-germanium based semi-conductor layer is formed on several silicon based semi-conductor zones (431a,431b,433a,433b,434) with different thicknesses resting on substrate (100). The silicon-germanium based semi-conductor layer is oxidized, to obtain microelectronic device. The microelectronic device contains several silicon-germanium based semi-conductor zones having different respective germanium contents. Silicon-germanium (Si 1-xGe x, where x is greater than 0 and less than 1, and y is greater than x) based semi-conductor layer is formed on silicon based semi-conductor zones with different thicknesses resting on substrate. The silicon-germanium based semi-conductor layer is oxidized, to obtain microelectronic device. The microelectronic device contains silicon-germanium based semi-conductor zones having different respective germanium contents. A mask (408) containing insulating material such as silica is formed in the form of bevel on the silicon-based layer.

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