公开(公告)号：JPH11251436A

公开(公告)日：1999-09-17

申请号：JP37016698

申请日：1998-12-25

Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： MOUSSAVI MEHDI ,  MORAND YVES

IPC: H01L21/288 ,  H01L21/768

Abstract: PROBLEM TO BE SOLVED: To eliminate the polishing of a conductive material and form a damascene type wiring and a contact in an integrated circuit by depositing a first dielectric layer on an upper plane of a lower layer, forming a cavity that extends through the part of the first dielectric layer at a position selected for forming a conductive part and by filling the cavity with the conductive material. SOLUTION: A semiconductor substrate 10 includes a contact region 12, which corresponds to the substrate doped region of a transistor source or a drain in a MOS integrated circuit at a position selected for forming a contact, etc. The contact region is electrically brought into contact with or isolated from the substrate 10, and can be substituted with other conductive layers such as polysilicon and silicide layers. A first dielectric layer 14 is deposited over the entire upper plane of the structure (substrate). In the case where a second conductive layer 22 constitutes an interface with the contact region 12, resistance is made relatively low. A contact 30 having a recess is formed by a damascene process through a dielectric layer 14.

公开(公告)号：JP2002100680A

公开(公告)日：2002-04-05

申请号：JP2001212949

申请日：2001-07-13

Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： MORAND YVES ,  PELLOIE JEAN-LUC

IPC: H01L27/04 ,  H01L21/02 ,  H01L21/768 ,  H01L21/822

Abstract: PROBLEM TO BE SOLVED: To provide a process for manufacturing a capacitor of an integrated circuit. SOLUTION: At least at a part of an inter-track insulating layer involved in a prescribed metallization stage, two electrodes and dielectric layers of a capacitor are manufactured while a conductive groove which extends the lower part electrode of the capacitor is manufactured. The conductive groove is narrower than the capacitor in cross section while electrically insulated from an upper part electrode. Two conductive pads are manufactured which contact the upper part electrode of the capacitor and the conductive groove, respectively, at an inter-level insulating layer covering the inter-track insulating layer.

公开(公告)号：FR3011382B1

公开(公告)日：2019-03-29

申请号：FR1359365

申请日：2013-09-27

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： BARNOLA SEBASTIEN ,  MORAND YVES ,  NIEBOJEWSKI HEIMANU

IPC: H01L21/336 ,  H01L29/78

Abstract: L'invention concerne un procédé de réalisation d'un circuit intégré sur un substrat comportant les étapes suivantes : - réalisation d'un empilement de grille à la surface d'une zone active, comportant les sous-étapes suivantes : • dépôt d'une couche d'un premier diélectrique ; • dépôt d'une couche conductrice de grille ; • dépôt d'une couche d'un premier métal ; • dépôt d'une couche d'un deuxième métal ; • dépôt d'une couche d'un deuxième diélectrique ; - gravure partielle de l'empilement de grille pour la formation d'une zone de grille sur zone active ; - réalisation d'espaceurs isolants de part et d'autre de la zone de grille sur zone active ; - réalisation de zones de source et de drain ; - réalisation de zones de siliciuration à la surface des zones de source et de drain ; - gravure, sur la zone de grille sur zone active, de la deuxième couche de diélectrique et de la couche du deuxième métal avec arrêt sur la couche du premier métal, de manière à former une cavité entre les espaceurs isolants ; - réalisation d'un bouchon de protection à la surface de la couche du premier métal de la zone de grille sur zone active, le bouchon de protection venant combler la cavité.

公开(公告)号：FR3028350A1

公开(公告)日：2016-05-13

申请号：FR1460849

申请日：2014-11-10

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： REBOH SHAY ,  GRENOUILLET LAURENT ,  MORAND YVES

IPC: H01L21/02 ,  G02B5/18 ,  H01L21/8232

Abstract: Procédé pour réaliser au moins un motif dans une couche reposant sur un support comprenant des étapes consistant à : a) rendre amorphe au moins un premier bloc (131) d'une couche supérieure de matériau cristallin reposant sur une première couche de support amorphe, tandis que la structure cristalline d'un deuxième bloc (132) de la couche supérieure accolé et juxtaposé audit premier bloc (131) est conservée, b) effectuer une recristallisation partielle du premier bloc (131) en se servant d'au moins une face latérale du deuxième bloc (132) en contact avec le premier bloc comme zone de départ d'un front de recristallisation, la recristallisation partielle étant effectuée de manière à conserver une région de matériau amorphe (1311) dans le premier bloc, c) effectuer une gravure sélective du matériau amorphe de la couche supérieure vis-à-vis du matériau cristallin de la couche supérieure de manière à former au moins un premier motif dans la couche supérieure.

公开(公告)号：FR3011382A1

公开(公告)日：2015-04-03

申请号：FR1359365

申请日：2013-09-27

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： BARNOLA SEBASTIEN ,  MORAND YVES ,  NIEBOJEWSKI HEIMANU

IPC: H01L21/336 ,  H01L29/78

Abstract: L'invention concerne un procédé de réalisation d'un circuit intégré sur un substrat comportant les étapes suivantes : - réalisation d'un empilement de grille à la surface d'une zone active, comportant les sous-étapes suivantes : • dépôt d'une couche d'un premier diélectrique ; • dépôt d'une couche conductrice de grille ; • dépôt d'une couche d'un premier métal ; • dépôt d'une couche d'un deuxième métal ; • dépôt d'une couche d'un deuxième diélectrique ; - gravure partielle de l'empilement de grille pour la formation d'une zone de grille sur zone active ; - réalisation d'espaceurs isolants de part et d'autre de la zone de grille sur zone active ; - réalisation de zones de source et de drain ; - réalisation de zones de siliciuration à la surface des zones de source et de drain ; - gravure, sur la zone de grille sur zone active, de la deuxième couche de diélectrique et de la couche du deuxième métal avec arrêt sur la couche du premier métal, de manière à former une cavité entre les espaceurs isolants ; - réalisation d'un bouchon de protection à la surface de la couche du premier métal de la zone de grille sur zone active, le bouchon de protection venant combler la cavité.

公开(公告)号：FR3002813A1

公开(公告)日：2014-09-05

申请号：FR1351827

申请日：2013-03-01

Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： MORAND YVES ,  WACQUEZ ROMAIN ,  GRENOUILLET LAURENT ,  LE TIEC YANNICK ,  VINET MAUD

IPC: H01L21/335 ,  H01L29/772

Abstract: L'invention concerne un procédé de fabrication d'un transistor MOS à ailette à partir d'une structure de type SOI comportant une couche semiconductrice (101) sur une couche d'oxyde de silicium (103) revêtant un support semiconducteur (105), ce procédé comprenant les étapes suivantes : a) former, depuis la surface de la couche semiconductrice (101), au moins une tranchée délimitant au moins une ailette (107) dans la couche semiconductrice (101) et s'étendant jusqu'à la surface du support semiconducteur (105) ; b) graver les flancs d'une partie de la couche d'oxyde de silicium (103) située sous l'ailette (107) de façon à former au moins un renfoncement sous l'ailette ; et c) remplir le renfoncement d'un matériau (209) gravable sélectivement par rapport à l'oxyde de silicium.

公开(公告)号：FR3001831A1

公开(公告)日：2014-08-08

申请号：FR1350941

申请日：2013-02-04

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： NIEBOJEWSKI HEIMANU ,  MORAND YVES ,  LE ROYER CYRILLE

IPC: H01L29/49 ,  H01L21/28 ,  H01L29/78

Abstract: L'invention concerne un transistor MOS comprenant, au-dessus d'un isolant de grille (4), un empilement conducteur de grille (6-7) ayant une hauteur, une longueur et une largeur, cet empilement ayant une partie basse (6) voisine de l'isolant de grille et une partie haute (7 ; 27 ; 50), dans lequel ledit empilement a une première longueur (L1) dans sa partie basse, et une deuxième longueur (L2) inférieure à la première longueur dans sa partie haute.

公开(公告)号：DE60029599T2

公开(公告)日：2007-07-19

申请号：DE60029599

申请日：2000-09-12

Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： MORAND YVES ,  GOBIL YVELINE ,  DEMOLLIENS OLIVIER ,  ASSOUS MYRIAM

IPC: H01L21/768 ,  H01L21/3205 ,  H01L23/522 ,  H01L23/532

Abstract: The invention relates to a process for making a copper connection with a copper connection element in an integrated circuit comprising a damascene structure, with the connection element being covered successively with an encapsulation layer and at least one layer of dielectric material with a very low dielectric constant. The process includes the steps of etching the layer of dielectric material until the encapsulation layer is reached in order to obtain a connection hole opposite the connection element. A protective layer is then formed on the walls of the connection hole, with the protective layer preventing contamination of the dielectric layer from diffusion of copper. The protective and encapsulation layers are then etched at the bottom of the connection hole in such a way as to reveal the connection element. The connection hole is then filled with copper.

公开(公告)号：FR2893181A1

公开(公告)日：2007-05-11

申请号：FR0511424

申请日：2005-11-09

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： BARBE JEAN CHARLES ,  CLAVELIER LAURENT ,  VIANAY BENOIT ,  MORAND YVES

IPC: H01L21/30 ,  H01L21/8238

Abstract: Un procédé selon l'invention permet de réaliser, sur la face avant d'un support, de premières et secondes zones actives (1a, 1b, 1c et 14a, 14b), respectivement constituées par des premier et second matériaux semiconducteurs monocristallins distincts et ayant, de préférence, des structures cristallines identiques. Les faces avant des premières et secondes zones actives (1a, 1b, 1c et 14a, 14b) présentent également l'avantage d'être dans un même plan. Un tel procédé consiste notamment à réaliser les secondes zones actives (14a, 14b) par une étape de cristallisation du second matériau semi-conducteur sous forme monocristalline, à partir de motifs en second matériau semi-conducteur sous forme polycristalline et/ou amorphe et de régions d'interface entre lesdits motifs et des premières zones actives présélectionnées (1a, 1b).

公开(公告)号：FR2853452B1

公开(公告)日：2005-08-19

申请号：FR0304008

申请日：2003-04-01

Applicant: ST MICROELECTRONICS SA

Inventor： COSNIER VINCENT ,  MORAND YVES ,  KERMARREC OLIVIER ,  BENSAHEL DANIEL ,  CAMPIDELLI YVES

IPC: H01L21/28 ,  H01L29/49 ,  H01L29/51

Abstract: The fabrication of a semiconductor device having a dielectric grid of a material with a high dielectric permittivity includes a stage (40) of deposition, directly on the grid dielectric, of a first layer of Si1-xGex with 0.5 less than x = 1, at a temperature essentially low with respect to the temperature of deposition of poly-Si by thermal chemical vapour deposition. An independent claim is also claimed for the semiconductor device thus fabricated.