公开(公告)号：FR2977749A1

公开(公告)日：2013-01-11

申请号：FR1156019

申请日：2011-07-04

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  GASIOT GILLES ,  GLORIEUX MAXIMILIEN

IPC: H03K19/003 ,  G11C11/4078 ,  H03K19/20

Abstract: L'invention concerne un circuit électronique intégré comprenant des éléments assurant la réalisation d'une fonction logique et des moyens d'atténuation de la sensibilité desdits éléments vis-à-vis de perturbations extérieures, lesdits moyens d'atténuation étant déconnectables lors de phases de modifications volontaires de l'état desdits éléments.

公开(公告)号：FR3050341B1

公开(公告)日：2018-05-11

申请号：FR1653409

申请日：2016-04-18

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： CLERC SYLVAIN

IPC: G01R31/3181 ,  H03K5/153 ,  G06F1/12 ,  H03K5/156 ,  H03K5/19

Abstract: Le dispositif (DIS) de surveillance d'un chemin critique (CC) d'un circuit intégré (CIN), comprend une réplique du chemin critique (RCC) comportant au moins deux éléments séquentiels (ES1, ES2) mutuellement séparés par des moyens de retard programmables (MRP) à l'aide d'au moins un multiplexeur principal (MUXP1), des moyens de commande (MC) configurés pour commander ledit au moins un multiplexeur principal (MUXP1 à MUXP4) et un module de séquencement (MS) configuré pour séquencer chaque élément séquentiel (ES1, ES2) à partir d'un signal d'horloge principal (CLK). Le module de séquencement (MS) est configuré pour délivrer à partir du signal d'horloge principal (CLK) respectivement auxdits au moins deux éléments séquentiels (ES1, ES2), deux signaux d'horloge secondaires (SHS1, SHS2) mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXP1 à MUXP4).

公开(公告)号：FR3047565B1

公开(公告)日：2018-03-09

申请号：FR1650947

申请日：2016-02-05

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： CLERC SYLVAIN ,  GASIOT GILLES

IPC: G01R31/3183

公开(公告)号：FR2982701B1

公开(公告)日：2014-01-03

申请号：FR1160411

申请日：2011-11-16

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： GLORIEUX MAXIMILIEN ,  CLERC SYLVAIN ,  GASIOT GILLES ,  ROCHE PHILIPPE

IPC: G11C11/405 ,  G11C11/4078

Abstract: A memory device includes first and second inverters cross-coupled between first and second nodes. The first inverter is configured to be supplied by a first supply voltage via a first transistor and the second inverter is configured to be supplied by the first supply voltage via a second transistor. A first control circuit is configured to control a gate node of the first transistor based on the voltage at the second node and at a gate node of the second transistor. A second control circuit is configured to control the gate node of the second transistor based on the voltage at the first node and at the gate node of the first transistor.

公开(公告)号：FR3049765B1

公开(公告)日：2018-11-16

申请号：FR1652999

申请日：2016-04-05

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： GASIOT GILLES ,  MALHERBE VICTOR ,  CLERC SYLVAIN

IPC: H01L23/552 ,  G11C29/52

公开(公告)号：FR3025901A1

公开(公告)日：2016-03-18

申请号：FR1458631

申请日：2014-09-15

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： COCHET MARTIN ,  CLERC SYLVAIN

IPC: G06F1/08

Abstract: Dispositif de génération d'un signal impulsionnel, comprenant une entrée pour recevoir un signal impulsionnel initial (CKin) ayant une période initiale (Tin), un oscillateur (11) configuré pour générer au moins un signal d'oscillateur (CKRO), un premier étage (12) synchronisé avec ledit au moins un signal d'oscillateur et configuré pour délivrer un signal impulsionnel secondaire (PS) dont l'espace entre deux impulsions successives est représentatif de la partie entière d'une division de la période initiale (Tin) par un entier N et un signal auxiliaire (DLY) représentatif de la partie fractionnaire de ladite division et contenant, pour chaque impulsion du signal impulsionnel secondaire (PS), une indication d'un décalage temporel à appliquer sur ladite impulsion compte tenu de l'espace entre ladite impulsion et l'impulsion précédente, et un deuxième étage (13) configuré pour recevoir les impulsions successives du signal secondaire et les indications de décalage correspondantes et pour élaborer les impulsions correspondantes successives du signal impulsionnel (CKout).

公开(公告)号：FR3023027A1

公开(公告)日：2016-01-01

申请号：FR1456023

申请日：2014-06-27

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： DAVEAU JEAN-MARC ,  CLERC SYLVAIN ,  ROCHE PHILIPPE

IPC: G06F11/08 ,  H02H1/00

Abstract: Procédé de gestion du fonctionnement d'un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, le procédé comprenant : a) à la suite d'un mode de fonctionnement normal du composant, un placement du composant (2) dans un mode de test dans lequel : - on place une bascule (4) du composant logique (2) dans un mode test, - on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, - on gèle l'état logique des autres bascules (5 et 6), et on analyse le signal de sortie de test (TQ), puis, b) à l'issue du test, un nouveau placement du composant (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (Q) du composant (2) existant avant l'initiation du test.

公开(公告)号：FR2982701A1

公开(公告)日：2013-05-17

申请号：FR1160411

申请日：2011-11-16

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： GLORIEUX MAXIMILIEN ,  CLERC SYLVAIN ,  GASIOT GILLES ,  ROCHE PHILIPPE

IPC: G11C11/405 ,  G11C11/4078

Abstract: A memory device includes first and second inverters cross-coupled between first and second nodes. The first inverter is configured to be supplied by a first supply voltage via a first transistor and the second inverter is configured to be supplied by the first supply voltage via a second transistor. A first control circuit is configured to control a gate node of the first transistor based on the voltage at the second node and at a gate node of the second transistor. A second control circuit is configured to control the gate node of the second transistor based on the voltage at the first node and at the gate node of the first transistor.

公开(公告)号：FR3101449A1

公开(公告)日：2021-04-02

申请号：FR1910707

申请日：2019-09-27

Applicant: ST MICROELECTRONICS SA

Inventor： GOMEZ GOMEZ RICARDO ,  CLERC SYLVAIN

IPC: G06F11/16

Abstract: Détection et correction d'erreurs La présente description concerne un procédé de détection et de correction d'erreurs comprenant la comparaison d'au moins trois dispositifs (100A, 100B, 100C) identiques comprenant chacun au moins une chaîne (103A, 103B, 103C) de données de test, comprenant les étapes suivantes : (a) les données de test en dernière position dans ladite chaîne (103A, 103B, 103C) desdits au moins trois dispositifs (100A, 100B, 100C) sont comparées ; (b) les autres données de test sont avancées d'une position dans leur chaîne (103A, 103B, 103C) ; et (c) le résultat de la comparaison de l'étape (a) est écrit en première position dans ladite chaîne (103A, 103B, 103C), les étapes (a), (b), et (c) sont répétées jusqu'à ce que toutes les données de test desdites chaînes (103A, 103B, 103C) sont comparées. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR2960720A1

公开(公告)日：2011-12-02

申请号：FR1054032

申请日：2010-05-25

Applicant: ST MICROELECTRONICS SA

Inventor： CLERC SYLVAIN ,  FIRMIN FABIAN ,  ROCHE PHILIPPE

IPC: H03K19/003

Abstract: Procédé de protection d'un bloc logique (A ) contre des radiations externes, ledit circuit électronique (A ) comportant au moins une sortie. On effectue au moins une duplication du circuit électronique (A ), la duplication étant une duplication au moins fonctionnelle du circuit électronique (A ), et on relie respectivement les sorties des circuit électronique (A , A ) à des entrées homologues d'éléments combinatoires ou séquentiels (21, 22) au moins fonctionnellement identiques, et on relie ensemble les sorties (S) homologues de tous les éléments combinatoires ou séquentiels (21, 22).