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    DISPOSITIF INTEGRE DE MEMOIRE DU TYPE DRAM
    12.
    发明专利
    DISPOSITIF INTEGRE DE MEMOIRE DU TYPE DRAM 未知

    公开(公告)号：FR2955419A1

    公开(公告)日：2011-07-22

    申请号：FR1050391

    申请日：2010-01-21

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

    IPC: G11C11/24 ,  G11C11/40

    Abstract: Le circuit intégré comprend un dispositif de mémoire du type DRAM (DM) comportant au moins un point-mémoire (CEL) incluant un transistor (TR) possédant une première électrode (E1), une deuxième électrode (E2) et une électrode de commande (EC), et un condensateur (CDS) couplé à ladite première électrode, et au moins une première ligne électriquement conductrice (BLT, BLC) couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice (WL) couplée à l'électrode de commande, lesdites lignes électriquement conductrices (BLT, BLC, WL) étant disposées entre le transistor (TR) et le condensateur (CDS).

    Capteur d'image et son procédé de commande
    14.
    发明专利
    Capteur d'image et son procédé de commande 未知

    公开(公告)号：FR3096855B1

    公开(公告)日：2022-08-05

    申请号：FR1905868

    申请日：2019-06-03

    Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： MALINGE PIERRE ,  LALANNE FREDERIC ,  SIMONY LAURENT

    IPC: H04N5/353 ,  H01L27/146 ,  H04N5/3745

    Abstract: Capteur d'image et son procédé de commande La présente description concerne un capteur d'image comprenant des pixels (1) comportant chacun :un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel (VD) et un noeud (122) interne du pixel, une grille du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ;un élément capacitif (110) dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles (A, B) comprenant chacun une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122),le capteur comprenant en outre un circuit (150) configuré pour, lors de chaque mémorisation d'une tension dans un des ensembles (A, B) d'un pixel, commander une augmentation d'une valeur déterminée d'une différence de potentiel entre le noeud de diffusion flottant et le noeud interne du pixel. Figure pour l'abrégé : Fig. 1

    Capteur d'image et son procédé de commande
    17.
    发明专利
    Capteur d'image et son procédé de commande 未知

    公开(公告)号：FR3096855A1

    公开(公告)日：2020-12-04

    申请号：FR1905868

    申请日：2019-06-03

    Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： MALINGE PIERRE ,  LALANNE FREDERIC ,  SIMONY LAURENT

    IPC: H04N5/353 ,  H01L27/146 ,  H04N5/3745

    Abstract: Capteur d'image et son procédé de commande La présente description concerne un capteur d'image comprenant des pixels (1) comportant chacun :un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel (VD) et un noeud (122) interne du pixel, une grille du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ;un élément capacitif (110) dont une première borne est connectée au noeud de diffusion flottant du pixel ; et plusieurs ensembles (A, B) comprenant chacun une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122),le capteur comprenant en outre un circuit (150) configuré pour, lors de chaque mémorisation d'une tension dans un des ensembles (A, B) d'un pixel, commander une augmentation d'une valeur déterminée d'une différence de potentiel entre le noeud de diffusion flottant et le noeud interne du pixel. Figure pour l'abrégé : Fig. 1

    Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines
    18.
    发明专利
    Multilevel IC is manufactured by a self-aligned double damascene process comprising stop layer provision only at the locations of overlying metallization level lines 未知

    公开(公告)号：FR2782838A1

    公开(公告)日：2000-03-03

    申请号：FR9810691

    申请日：1998-08-25

    Applicant: ST MICROELECTRONICS SA

    Inventor： GAYET PHILIPPE ,  LALANNE FREDERIC

    IPC: H01L21/768 ,  H01L23/522 ,  H01L21/28 ,  H01L23/528

    Abstract: IC manufacture, comprises a self-aligned double damascene process in which a stop layer is provided only at the locations of overlying metallization level lines. IC manufacturing process comprises: (a) depositing a stop layer on a dielectric layer covering a metallization level 'n', the stop layer being selectively etchable with respect to the dielectric layer; (b) etching trenches in the stop layer; (c) depositing a second dielectric layer; (d) forming trenches in the second dielectric layer for the 'n + 1' level lines and holes in the first dielectric layer for the 'n' level vias; and (e) filling the trenches and holes with metal. During trench etching in the stop layer, the stop layer is etched in zones not corresponding to the lines of the 'n + 1' metallization level, so as to leave the stop layer only in these zones, with the exception of the zones corresponding to the 'n' level vias. An Independent claim is also included for an IC manufactured by the above process. Preferred Features: The stop layer is formed of tantalum, titanium or their nitrides.

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