公开(公告)号：IT202000006109A1

公开(公告)日：2021-09-23

申请号：IT202000006109

申请日：2020-03-23

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

Inventor： CONTE ANTONINO ,  TOMAIUOLO FRANCESCO ,  LA ROSA FRANCESCO

IPC: H03K20060101

公开(公告)号：FR3050307A1

公开(公告)日：2017-10-20

申请号：FR1653396

申请日：2016-04-18

Applicant: STMICROELECTRONICS (ROUSSET) SAS ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  ALIERI GINEUVE

IPC: G11C7/06 ,  G11C11/419 ,  G11C16/26

Abstract: Le circuit amplificateur de lecture comprend un cœur (10) comportant un première et une deuxième entrées (E1, E2) destinées à recevoir dans une phase de mesure un signal différentiel issu d'une première et d'une deuxième lignes de bits du dispositif de mémoire, et un élément mémoire à deux inverseurs couplés de façon croisée (INV1, INV2). Les deux entrées (E1, E2) sont respectivement connectées à deux (S21, S22) des nœuds d'alimentation des inverseurs via deux condensateurs dits de transfert (C5, C6), et des premiers moyens commandables (I1-I4) sont configurés pour rendre temporairement flottant l'élément mémoire (INV1, INV2) pendant une phase initiale précédant la phase de mesure et pendant la phase de mesure.

公开(公告)号：IT1397283B1

公开(公告)日：2013-01-04

申请号：ITTO20090937

申请日：2009-11-30

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： PAGANO SANTI NUNZIO ANTONINO ,  LA ROSA FRANCESCO ,  SIGNORELLO ALFREDO

IPC: G11C5/14

公开(公告)号：FR3113326B1

公开(公告)日：2023-01-06

申请号：FR2008327

申请日：2020-08-06

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

IPC: G06N3/04 ,  G06F17/16

Abstract: Le circuit intégré pour le calcul convolutif (CNVL) comprend une matrice (ARR) de points mémoires non volatils (MPTij) comprenant chacun une cellule mémoire résistive à changement de phase (PCMij) couplée à une ligne de bit (BLj), et un transistor bipolaire de sélection (BJTij) couplé en série à la cellule et ayant une borne de base reliée à une ligne de mot (WLi), un circuit convertisseur d’entrée (INCVRT) configuré pour recevoir et convertir des valeurs d’entrée (A1-A4) en signaux de tension (V1-V4) et pour appliquer successivement les signaux de tension (V1-V4) sur des lignes de bit sélectionnées (BL1-BL4) sur des intervalles de temps respectifs (t1-t4), et un circuit convertisseur de sortie (OUTCVRT) configuré pour intégrer sur les intervalles de temps successifs (t1-t4) les courants de lecture (IWL) résultant des signaux de tension (V1-V4) qui polarisent les cellules mémoires résistives à changement de phase respectives (PCMij) et circulant dans des lignes de mots sélectionnées, et pour convertir les courants de lecture intégrés (IWL) en valeurs de sortie (Bi). Figure de l’abrégé : Fig 4

公开(公告)号：FR3109239A1

公开(公告)日：2021-10-15

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：IT201600121618A1

公开(公告)日：2018-05-30

申请号：IT201600121618

申请日：2016-11-30

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

Inventor： GRANDE FRANCESCA ,  LA ROSA FRANCESCO ,  LO GIUDICE GIANBATTISTA ,  MATRANGA GIOVANNI

IPC: G11C16/34 ,  G11C16/16

公开(公告)号：FR3044818B1

公开(公告)日：2018-03-30

申请号：FR1561730

申请日：2015-12-02

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  ALIERI GINEUVE

IPC: G11C7/00 ,  G11C29/24

公开(公告)号：ITUA20164741A1

公开(公告)日：2017-12-29

申请号：ITUA20164741

申请日：2016-06-29

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： CONTE ANTONINO ,  CASTALDO ENRICO ,  BIANCHI RAUL ANDRES ,  LA ROSA FRANCESCO

IPC: G04F10/10

公开(公告)号：FR3044818A1

公开(公告)日：2017-06-09

申请号：FR1561730

申请日：2015-12-02

Applicant: STMICROELECTRONICS (ROUSSET) SAS ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  ALIERI GINEUVE

IPC: G11C7/00 ,  G11C29/24

Abstract: La mémoire non volatile est effaçable par page et équipée d'un mécanisme de redondance de lignes. En cas de détection d'une ligne défectueuse du plan mémoire, on effectue un stockage de l'adresse de la ligne dans un registre non volatil (RGVN2) et on affecte une ligne redondante (LGD) ayant une nouvelle adresse. En cas d'une tentative d'écriture de ladite ligne défectueuse (LG), on procède à une écriture de la ligne redondante. Lors d'une écriture de la ligne redondante, on effectue un chargement du nouveau contenu de ladite ligne redondante dans un moyen de mémoire volatil (MMV) et à l'issue d'une opération d'écriture de toute autre ligne du plan mémoire, un rechargement dudit nouveau contenu de ladite ligne redondante dans le moyen de mémoire volatil. Lors d'une commande de lecture de ladite ligne redondante, on effectue une lecture du moyen de mémoire volatil de façon à délivrer ledit nouveau contenu de ladite ligne redondante stocké dans ledit moyen de mémoire volatil.

公开(公告)号：FR3044817A1

公开(公告)日：2017-06-09

申请号：FR1561729

申请日：2015-12-02

Applicant: STMICROELECTRONICS (ROUSSET) SAS ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  ALIERI GINEUVE

IPC: G11C7/00 ,  G11C29/24

Abstract: Procédé de gestion du fonctionnement d'une mémoire non volatile équipée d'un système (SYS) de correction d'erreur unique et de détection d'une erreur double, comprenant en cas de détection d'une ligne de bits défectueuse du plan mémoire, une affectation d'une ligne de bit redondante (BLR), et une recopie (43, 45, 48) dans les cellules mémoires de la ligne de bits redondante, des valeurs des bits des cellules mémoire de la ligne de bits défectueuse inversées (46) en cas de détection d'erreurs doubles par ledit système, ou corrigées (44) par ledit système en présence d'erreurs uniques.