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公开(公告)号：KR1019990032166A
公开(公告)日：1999-05-06
申请号：KR1019970053135
申请日：1997-10-16
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 저항체와 제어 트랜지스터 그리고 내열성이 크고 일함수가 낮은 박막을 캐소드 팁 상에 코팅하여 구성함으로서, 전자 방출을 크게 증대 시키고 전자 방출이 열화되는 단점을 억제할 수 있어서 안정한 전자 방출 특성을 갖게 하는 전계 방출 소자 및 그 제조 방법에 관한 것이다.
종래 전계 방출 소자는 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용이 과다하고, 다수의 캐소드중 하나만이라도 게이트와 전기적으로 단락되면 전자 방출이 제대로 되지 않으며, 또한 전자 방출의 열화 등의 문제점을 지녔다. 그래서 본 발명은 절연성 기판 상에 실리콘 전계 방출 캐소드, 캐소드 팁 상에 고 내열성 및 저 일함수의 코팅막, 캐소드 아래의 저항체 및 박막 트랜지스터로 구성함으로서, 상기 박막 트랜지스터의 게이트 및 소오스에 인가되는 전압을 조정하여 상기 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있도록 하였다.
따라서 본 발명은 전계 방출 특성의 제어 및 안정화에 용이하고, 균일성 제고 및 소자 파손의 억제 등의 효과를 크게 기대할 수 있으며, 대면적 및 저가격의 유리 등을 전계 방출 소자의 기판으로 사용할 수 있어 제조 생산성도 크게 증대시킬 수 있는 전계 방출 소자를 제시한다.-
公开(公告)号：KR1019990017315A
公开(公告)日：1999-03-15
申请号：KR1019970040213
申请日：1997-08-22
Applicant: 한국전자통신연구원
IPC: H01L29/739
Abstract: 본 발명은 진공 또는 대기 등의 기체 내에서 인접한 두개의 전극 사이에 높은 전류 구동이 가능하게 한 광게이트 소자를 이용한 고전력용 전자소자에 관한 것으로, 두개의 박막형의 전극을 형성하고 이 전극을 각각 방출전극, 수전전극으로 사용하고 임계 에너지 이상의 광을 방출전극에 조사하여 전자를 방출시켜 게이트의 동작을 수행하게 고안된 트랜지스터인 광게이트 트랜지스터를 원하는 소자의 내압에 대해 전압 항복이 발생하지 않게 방출전극과 수전전극 사이의 간격을 유지한다. 또한 전극간에 전압을 인가하면서 방출전극에 광을 조사하여 전자를 방출시킬 때 조사 유효 면적을 증대시키고자 소자의 전극 구조를 빗살 구조로 형성하여 높은 전류 구동이 가능하게 한 광게이트 소자를 이용한 고전력용 전자소자에 관한 것이다.
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公开(公告)号：KR1019990016198A
公开(公告)日：1999-03-05
申请号：KR1019970038669
申请日：1997-08-13
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 전계방출소자에 전자를 방출시킬수 있는 실리콘 에미터 팁 혹은 금속 에미터 팁을 저온에서 실리사이드 공정을 사용하여 뾰족하게 형성시키는 방법을 제공하는 것으로, 에미터 팁을 뾰족하게하여 전계방출이 용이하며, 종래의 제조방법보다 저온에서 팁을 뾰족하게 할 수 있을 뿐 아니라, 균일성과 대칭성이 높게되며, 유리판 위에 에미터 팁을 형성할 수 있다. 또한, 본 발명을 사용하면 제작한 어레이를 유리판 위에서 진공패키징을 바로 할 수 있을 뿐 아니라, 저가격으로 대면적의 평판 디스플레이를 만들 수 있다.
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公开(公告)号：KR1019990016197A
公开(公告)日：1999-03-05
申请号：KR1019970038668
申请日：1997-08-13
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 전자 방출 디스플레이에 관한 것으로, 전계 방출 디스플레이 하판의 한 화소를 저항체를 가진 실리콘 전계 에미터 어레이 및 하나의 n-채널 고전압 박막 트랜지스터(nHVTFT)로 구성하고, 디스플레이 신호를 각 화소에 부착되어 있는 nHVTFT를 통해 제어하는 구동방법을 제공함으로써, 고화질 및 고밀도의 전계 방출 디스플레이를 저가격으로 제조 가능하도록 하고자 하며, 전계 에미터 어레이의 각 에미터에 전계 방출 특성을 안정화시키는 저항체를 부착하여 전계 에미터간의 전기적 특성의 균일도를 향상시키고, 과전류에 의한 소자 파손를 억제시킨다.
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公开(公告)号：KR100174877B1
公开(公告)日：1999-02-01
申请号：KR1019950045013
申请日：1995-11-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 필드 에미션 어레이(FEA)의 팁 제조방법에 관한 것으로서, 종래 기술의 대면적 웨이퍼에서 균일하고 작게 팁 패터닝을 하기 어려웠던 문제점을 해결하기 위해 종래의 팁을 패턴하는 마스크를 대신하여 종방향(칼럼) 마스크와 횡방향(로우) 마스크를 사용하여 각각 측벽을 써서 실리콘 식각을 위한 에치 마스크층을 형성한 후 팁을 제조하는 것이다.
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Patent Agency Ranking
公开(公告)号：KR1019980050948A
公开(公告)日：1998-09-15
申请号：KR1019960069796
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 전자원 장치(electron source device)에 관한 것으로, 제어 트랜지스터를 가진 실리큰 전계 방출 소자를 제공하여, 전자원 장치에서 전자방출의 용이한 제어, 전자방출 특성의 안정화 및 균일성 제고, 소자 파손(failure)을 억제하기 위한 것이다. 또한, 제안된 전계 방출 소자를 저온 공정으로 유리 기판 위에 제조할수 있는 방법을 제공하여, 반도체 공정을 이용한 저가격 및 대면적의 전자원 장치의 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
본 발명의 전계 방출 소자는 절연성 기판 위에 실리콘 전계 방출 소자와 박막 트랜지스터로 구성되고, 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 소스는 전기적으로 서로 연결되어 있으며, 상기 박막 트랜지스터의 게이트 및 드레인에 인가되는 전압을 조정함으로써 상기 전계 방출 소자의 방출 특성을쉽게 제어할 수 있다.
4. 발명의 중요한 용도
마이크로파 소자 및 센서, 평판 디스플레이 등의 전자원으로 이용되는 전계 방출소자-
公开(公告)号：KR1019980019610A
公开(公告)日：1998-06-25
申请号：KR1019960037805
申请日：1996-09-02
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 전계방출 소자 제조 방법에 관한 것으로, 기판을 두단계로 식각하여 팁을 마스킹층의 크기에 비해 높게 형성하여 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬될 수 있으며, CVD에 의한 박막의 두께로 팁과 게이트의 간격을 조절할 수 있고, 폴리실리콘 산화막에 의해서 두꺼운 게이트 절연막을 형성할 수 있어 낮은 게이트 누설 전류를 얻을 수 있는 전계방출 소자 제조 방법이 개시된다.
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公开(公告)号：KR1019970051707A
公开(公告)日：1997-07-29
申请号：KR1019950052668
申请日：1995-12-20
Applicant: 한국전자통신연구원
Abstract: 본 발명은 전계 방출소자의 제조방법에 관한 것으로서, 불순물이 고농도로 도핑된 실리콘 기판이 표면의 소정 부분에 보호막을 형성하고 상기 보호막을 식각 마스크로 사용하여 상기 실리콘 기판의 노출된 부분을 건식 식각하여 팁을 형성하는 공정과, 상기 팁의 모서리가 뾰족해지도록 팁의 표면과 실리콘 기판의 표면을 열 산화시켜 산화막을 형성하는 공정과, 상기 팁에 형성된 산화막의 표면에 측벽을 형성하고 상기 측벽이 형성되지 않은 부분의 산화막을 두껍게 성장시켜 제1게이트 절연막을 형성하는 공정과, 상기 산화막과 제1게이트 절연막의 상부에 CVD 방법으로 제2게이트 절연막을 공정과, 상기 제2게이트 절연막의 상부에 게이트 전극을 형성하고 이 게이트 전극의 상부에 상기 팁과 대응하는 부분이 매우 얇고 나머지 부분은 두꺼운 희생막 형성하는 공정과, 상기 희생막을 에치 백하여 제거함과 동시에 상기 팁과 대응하는 부분의 게이트 전극을 제거하여 상기 제2게이트 절연막을 노출시키는 공정과, 상기 게이트 전극을 식각 마스크로 사용하여 상기 제1및 제2게이트 절연막의 노출된 부분을 게이트 전극의 하부에서 측방향으로도 제거되어 게이트 전극이 오버 행되도록 습식 식각하여 상기 팁을 노출시키는 공정을 구비한다.
따라서, 팁과 게이트 전극을 자기 정렬시켜 팁과 게이트 전극의 간격을 일정하여 전계가 방출되는 방향을 일정하게 하고, 또한, 전계 방출 전류의 균일도를 향상시킬 수 있다.
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