公开(公告)号：KR101499849B1

公开(公告)日：2015-03-11

申请号：KR1020080114593

申请日：2008-11-18

Applicant: 삼성전자주식회사

Inventor： 박광민 ,  임주완 ,  백승재 ,  최시영 ,  황기현 ,  이주열

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L27/11568

Abstract: 차지 트랩형 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 반도체 기판 상에 형성된 게이트 전극, 반도체 기판과 게이트 전극 사이에 형성된 전하 트랩핑층, 전하 트랩핑층과 반도체 기판 사이에 형성된 전하 터널링층, 및 게이트 전극과 전하 트랩핑층 사이에 형성된 전하 블록킹층을 포함하고, 전하 트랩핑층은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩핑층과, 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩핑층을 포함하며, 제 1 및 제 2 전하 트랩핑층이 반복되어 적층되며, 전하 트랩핑층의 상기 제 1 및 제 2 에너지 밴드 갭은, 전하 터널링층 및 전하 블록킹층의 에너지 밴드 갭보다 작다.
전하 트랩핑층, 전하 이동, 에너지 장벽

公开(公告)号：KR101410429B1

公开(公告)日：2014-07-03

申请号：KR1020080087868

申请日：2008-09-05

Applicant: 삼성전자주식회사

Inventor： 임주완 ,  백성권 ,  박광민 ,  백승재 ,  황기현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568

Abstract: 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 본 발명의 실시예에 따르면, 터널 절연막은 다원소 절연막을 포함한다. 다원소 절연막은 제1 원소 소스, 제2 원소 소스 및 제3 원소 소스를 순차적으로 공급하는 것을 포함하는 공정에 의해 형성된다.

公开(公告)号：KR1020120092483A

公开(公告)日：2012-08-21

申请号：KR1020110043618

申请日：2011-05-09

Applicant: 삼성전자주식회사

Inventor： 박광민 ,  장병현 ,  윤주미 ,  황성민 ,  박진택 ,  이운경

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/1157 ,  H01L27/11582 ,  H01L27/11578 ,  H01L21/76224 ,  H01L21/76877 ,  H01L27/0688

Abstract: PURPOSE: A 3D semiconductor device and a manufacturing method thereof are provided to prevent the deformation of a channel structure due to internal stress. CONSTITUTION: A laminate structure with a first film(130) and a second film(120) is formed on a substrate(10). At least one isolation trench(107) is formed by patterning a laminate structure. A channel structure is separated from the isolation trench and passes through a channel structure. A top wire is formed on the laminate structure to connect channel structures. A first impurity region(245) is formed on the substrate exposed by the isolation trench.

Abstract translation: 目的：提供一种3D半导体器件及其制造方法，以防止由于内部应力引起的沟道结构的变形。 构成：在基板（10）上形成具有第一膜（130）和第二膜（120）的层叠结构。 通过图案化层压结构形成至少一个隔离沟槽（107）。 沟道结构与隔离沟槽分离并通过沟道结构。 在层压结构上形成顶部线，以连接通道结构。 在由隔离沟槽暴露的衬底上形成第一杂质区（245）。

公开(公告)号：KR1020110108228A

公开(公告)日：2011-10-05

申请号：KR1020100084971

申请日：2010-08-31

Applicant: 삼성전자주식회사

Inventor： 박광민 ,  황기현 ,  최한메 ,  유동철 ,  이주열

IPC: H01L27/115 ,  H01L29/792

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L29/7926

Abstract: 3차원 반도체 장치가 제공된다. 이 장치는 기판 상에 차례로 적층된 전극들을 구비하는 전극 구조체, 전극 구조체를 관통하는 반도체 패턴 및 복수의 막들로 구성되면서 반도체 패턴과 전극의 측벽들 사이에 배치되는 게이트 절연막 구조체를 포함한다. 게이트 절연막 구조체를 구성하는 막들 중의 하나는, 수직적으로 그리고 수평적으로 각각 연장된, 수직 연장부 및 수평 연장부를 갖는다.

公开(公告)号：KR1020100055732A

公开(公告)日：2010-05-27

申请号：KR1020080114593

申请日：2008-11-18

Applicant: 삼성전자주식회사

Inventor： 박광민 ,  임주완 ,  백승재 ,  최시영 ,  황기현 ,  이주열

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L27/11568 ,  H01L21/0226 ,  H01L27/11565

Abstract: PURPOSE: A nonvolatile memory device is provided to improve a charge retention property of the nonvolatile memory device by suppressing the horizontal and vertical movement of the charges. CONSTITUTION: A charge trapping layer(120) is formed between a semiconductor substrate and a gate electrode. A charge tunneling layer is formed between the charge trapping layer and the semiconductor substrate. A charge blocking layer is formed between the gate electrode and the charge trapping layer. A first charge trapping layer(122) and a second charge trapping layer(124) are repeatedly stacked on the charge trapping layer. The first charge trapping layer has a first energy band gap. The second charge trapping layer has a larger energy band gap than a first energy band gap.

Abstract translation: 目的：提供一种非易失性存储装置，通过抑制电荷的水平和垂直移动来提高非易失性存储装置的电荷保持性能。 构成：在半导体衬底和栅电极之间形成电荷俘获层（120）。 在电荷捕获层和半导体衬底之间形成电荷隧穿层。 在栅电极和电荷捕获层之间形成电荷阻挡层。 第一电荷俘获层（122）和第二电荷俘获层（124）被重复堆叠在电荷俘获层上。 第一电荷捕获层具有第一能带隙。 第二电荷捕获层具有比第一能带隙更大的能带隙。

公开(公告)号：KR1020090010604A

公开(公告)日：2009-01-30

申请号：KR1020070073856

申请日：2007-07-24

Applicant: 삼성전자주식회사

Inventor： 김홍석 ,  황기현 ,  박광민 ,  최시영 ,  백승재 ,  이인선

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/517

Abstract: A method for manufacturing a non-volatile memory device is provided to improve data maintaining characteristic and reliability of the device by removing defective sites inside a charge trapping layer through a thermal process and preventing the generation of an unwanted layer on the charge trapping layer when forming a blocking layer. A tunnel insulating layer is formed on a substrate(100) having a channel region. A charge trapping layer for trapping electrons from the channel region is formed. The charge trapping layer is compacted by a thermal process using the first gas including nitride and the second gas including oxygen. A blocking layer is formed on the charge trapping layer to perform the thermal process. A conductive layer is formed on the blocking layer. A gate structure(150) is formed on the channel region by patterning the conductive layer, the blocking layer, the charge trapping layer, and the tunnel insulating layer.

Abstract translation: 提供一种用于制造非易失性存储器件的方法，通过通过热处理去除电荷俘获层内的缺陷位置来改善器件的数据维持特性和可靠性，并且当形成时防止在电荷俘获层上产生不需要的层 阻挡层。 隧道绝缘层形成在具有沟道区的衬底（100）上。 形成用于从沟道区域捕获电子的电荷俘获层。 通过使用包括氮化物的第一气体和包括氧的第二气体的热处理来压制电荷捕获层。 在电荷捕获层上形成阻挡层以进行热处理。 在阻挡层上形成导电层。 通过图案化导电层，阻挡层，电荷捕获层和隧道绝缘层，在沟道区域上形成栅极结构（150）。

公开(公告)号：KR1020160070510A

公开(公告)日：2016-06-20

申请号：KR1020140177547

申请日：2014-12-10

Applicant: 삼성전자주식회사

Inventor： 윤주미 ,  노영진 ,  박광민 ,  안재영 ,  연국현 ,  유동철 ,  라중연 ,  손영선 ,  이전일 ,  임헌형

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11556 ,  H01L29/513 ,  H01L29/518 ,  H01L29/7883 ,  H01L27/11521

Abstract: 반도체장치는기판, 터널절연막및 게이트패턴을포함한다. 터널절연막은기판상에적층되며, 제1 실리콘산화막, 제2 실리콘산화막, 및제1 및제2 실리콘산화막들사이에배치되며제1 및제2 실리콘산화막들보다얇은두께를갖는실리콘막을포함한다. 게이트패턴은터널절연막상에배치된다.

Abstract translation: 半导体器件包括衬底，隧道绝缘膜和栅极图案。 隧道绝缘膜堆叠在基板上，并且包括：第一氧化硅膜; 第二氧化硅膜; 以及布置在第一和第二氧化硅膜之间并且具有比第一和第二氧化硅膜更薄的厚度的硅膜。 栅极图案布置在隧道绝缘膜上。 因此，半导体器件可以减少非易失性存储器件的擦除电压和电荷损失。

公开(公告)号：KR1020160049159A

公开(公告)日：2016-05-09

申请号：KR1020140145348

申请日：2014-10-24

Applicant: 삼성전자주식회사

Inventor： 연국현 ,  안재영 ,  김비오 ,  노영진 ,  박광민 ,  유동철

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L27/11582 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11556 ,  H01L29/511 ,  H01L29/517 ,  H01L29/518 ,  H01L29/7926 ,  H01L27/11521

Abstract: 본발명은 3차원반도체메모리장치및 그제조방법에관한것으로, 보다구체적으로터널절연막내에전하트랩사이트의밀도가낮은고유전막을추가로포함함으로써, 3차원반도체메모리장치의리텐션및 내구성특성을향상시킬수 있다.

Abstract translation: 本发明涉及一种三维半导体存储器件及其制造方法。 更具体地，可以通过在隧道绝缘膜内包括具有低密度的电荷陷阱位置的高介电膜来提高三维半导体存储器件的保留和耐久性。 半导体存储器件包括：层叠结构，其包括在基板上交替重复堆叠的栅电极和绝缘膜; 通过穿透层压结构连接到基板的通道结构; 在所述沟道结构和所述栅电极之间的电荷存储膜; 电荷储存膜与通道结构之间的隧道绝缘膜; 以及电荷存储膜和栅电极之间的阻挡绝缘膜。 隧道绝缘膜包括：邻近沟道结构的第一隧道绝缘膜; 与电荷存储膜相邻的高电介质膜; 以及在第一隧道绝缘膜和高介电膜之间的第二隧道绝缘膜。 第一隧道绝缘膜包括氧化硅膜，第二隧道绝缘膜包括氮化硅或氮氧化硅。

公开(公告)号：KR1020130116604A

公开(公告)日：2013-10-24

申请号：KR1020120039151

申请日：2012-04-16

Applicant: 삼성전자주식회사

Inventor： 이주열 ,  김범수 ,  박광민 ,  박현 ,  안재영 ,  유동철 ,  전종식 ,  황기현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/1052 ,  H01L29/7926 ,  H01L21/823487 ,  H01L27/0688

Abstract: PURPOSE: A three dimensional semiconductor memory device and a method for fabricating the same are provided to improve a charge retention property by reducing the loss of charges stored in a charge storage layer. CONSTITUTION: A laminate structure (200) includes gate patterns (160) and insulating patterns (112). The laminate structure has a sidewall. A channel structure (210) passes through the sidewall of the laminate structure and connected to a substrate. A data storage layer is formed between the laminate structure and the channel structure. The data storage layer conformally covers the side wall of the laminate structure.

Abstract translation: 目的：提供三维半导体存储器件及其制造方法，以通过减少存储在电荷存储层中的电荷损失来提高电荷保留性能。 构成：层压结构（200）包括栅极图案（160）和绝缘图案（112）。 层压结构具有侧壁。 通道结构（210）穿过层叠结构的侧壁并连接到基底。 在层叠结构和通道结构之间形成数据存储层。 数据存储层保形地覆盖层压结构的侧壁。

公开(公告)号：KR1020120129284A

公开(公告)日：2012-11-28

申请号：KR1020110047445

申请日：2011-05-19

Applicant: 삼성전자주식회사

Inventor： 윤주미 ,  유동철 ,  박광민 ,  장병현

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/31 ,  H01L29/7926 ,  H01L21/76205 ,  H01L27/0688

Abstract: PURPOSE: A method for manufacturing a three dimensional semiconductor memory device is provided to prevent misalignment of vertical structure bodies by forming a mold structure which has the same width as a conductive pattern. CONSTITUTION: A plate stack structure(110) is formed in a substrate(100). An insulating layer(101) and a sacrificing layer(102) are repetitively stacked in the plate stack structure. In a first trench, the plate stack structure is separated from mold structures. The first trench is formed between second trenches. A first vertical separation insulator is formed within the first and second trenches.

Abstract translation: 目的：提供一种制造三维半导体存储器件的方法，以通过形成具有与导电图案相同的宽度的模具结构来防止垂直结构体的未对准。 构成：在基板（100）中形成板堆叠结构（110）。 绝缘层（101）和牺牲层（102）在板堆叠结构中重复堆叠。 在第一沟槽中，板堆叠结构与模具结构分离。 第一沟槽形成在第二沟槽之间。 第一垂直分隔绝缘体形成在第一和第二沟槽内。