公开(公告)号：KR100631916B1

公开(公告)日：2006-10-04

申请号：KR1020000030300

申请日：2000-06-02

Applicant: 삼성전자주식회사

Inventor： 남성진 ,  박정주

IPC: H01L21/316

Abstract: 본 발명은 반도체소자 제조방법을 개시한다. 이에 의하면, 반도체기판 상에 게이트 전극들을 형성하고, 게이트 전극들을 포함한 반도체기판 상에 스페이서를 위한 절연막을 적층하면서 절연막 내에 보이드를 형성시키고, 절연막을 이방성 식각하여 미세패턴들의 측벽에 스페이서들을 형성한다.
따라서, 본 발명은 절연막 내에 보이드를 형성함으로써 스페이서들을 이온주입에 필요한 충분한 공간을 두고 이격하여 형성할 수 있고 나아가 반도체소자의 집적도를 더욱 높일 수 있다.

Abstract translation: 本发明公开了一种制造半导体器件的方法。 采用这种结构，同时形成在半导体衬底上的栅电极，为包括栅电极，形成在绝缘层中的空隙在半导体基板上的间隔物层叠的电介质膜，以及各向异性地蚀刻所述绝缘层以形成的微细图案的侧壁间隔物。

公开(公告)号：KR100456699B1

公开(公告)日：2004-11-10

申请号：KR1020020060465

申请日：2002-10-04

Applicant: 삼성전자주식회사

Inventor： 박정주

IPC: H01L27/04

CPC classification number: H01L28/91 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76883 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 하부 막질들에 대한 하부 전극의 새로운 접촉 구조 및 그 형성 방법이 개시된다. 하부 전극은 콘택 플러그 및 상기 콘택 플러그가 매몰된 절연막과 접촉한다. 콘택 플러그 테두리를 따라 지지막이 돌출되어 있어 상기 하부 전극과 이에 접촉하는 하부 막질들 사이의 접촉 면적이 증가한다. 이에 따라, 상기 하부 전극 및 상기 하부 막질들 사이의 결합력이 강화된다.

Abstract translation: 下电极接触结构及其形成方法提供了在下电极和下层之间具有大表面积的界面。 下电极与接触插塞和埋入接触插塞的绝缘层接触。 至少一个支撑层沿着接触插塞的顶表面的外周边缘直立地突出。 下电极和下层之间的界面因此由支撑层增加，使得下电极和下层将牢固地彼此粘附。

公开(公告)号：KR1019970067660A

公开(公告)日：1997-10-13

申请号：KR1019960009292

申请日：1996-03-29

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  김오수

IPC: H01L21/302

Abstract: 플라즈마 식각공정이 진행되는 갭 무빙 방식 공정챔버와 가스를 공급하는 가스박스의 사이에 연결된 변형가능한 플렉시블(Flexible) 가스라인의 교체시 발생하는 오염을 방지하는 갭 무빙 방식 플라즈마 설비의 가스라인에 관한 것이다.
본 발명은, 갭 무빙(Gap Moving)을 위하여 공정챔버와 복수의 가스를 공급하는 가스박스 사이가 플렉시블 가스라인으로 결합된 갭 무빙 플라즈마 설비의 가스라인에 있어서, 공정챔버의 가스 유입부와 상기 가스 박스의 공급단부에 개폐용 제1 및 제2 밸브가 각각 설치되어 이루어진다.
따라서, 가스박스 및 공정챔버의 오염을 방지할 수 있으므로 공정챔버에 수행하던 세정작업 및 공정챔버의 부속품 교체작업을 생략할 수 있는 효과가 있다. 그리고 가스박스 내의 밸브 이전까지의 가스라인에서 파티클이 발생하는 것을 방지할 수 있는 효과가 있다.

公开(公告)号：KR102235041B1

公开(公告)日：2021-04-02

申请号：KR1020140016081

申请日：2014-02-12

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  김경미 ,  김재호 ,  최정식

IPC: H01L21/027

Abstract: 반도체소자의제조하는방법을제공한다. 반사방지막상에감광성및 리플로우특성을갖는중성막을형성하고, 중성막을노광및 현상하여, 반사방지막을부분적으로노출시키는예비중성패턴을형성하고, 예비중성패턴을가열하여중성패턴을형성하며, 중성패턴상에블록코폴리머막을형성한후 블록코폴리머막을가열하여, 노출된반사방지막상에제1 패턴과, 중성패턴상에제1 패턴에공유결합된제2 패턴을포함하는블록코폴리머패턴을형성한다.

公开(公告)号：KR1020170089463A

公开(公告)日：2017-08-04

申请号：KR1020160009467

申请日：2016-01-26

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  이경미 ,  권승철 ,  김은성 ,  이시용

IPC: H01L21/033 ,  H01L21/3105 ,  H01L21/311 ,  H01L21/3213

CPC classification number: H01L21/31144 ,  H01L21/02118 ,  H01L21/02318 ,  H01L21/0276 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/31058 ,  H01L21/31133

Abstract: 미세패턴형성방법은, 식각대상막상에마스크막을형성하는것, 상기마스크막 상에반사방지막을형성하는것, 상기반사방지막상에, 상기반사방지막의상면의일부를노출하는고정패턴들을형성하는것, 상기반사방지막및 상기고정패턴들을덮고, 서로다른제1 고분자블록및 제2 고분자블록을포함하는블록공중합체층을형성하는것, 및상기블록공중합체층을상분리하여상기반사방지막및 상기고정패턴들상에제1 패턴들및 제2 패턴들을형성하는것을포함한다. 상기제1 패턴들의각각은상기제1 고분자블록을포함하고, 상기제2 패턴들의각각은상기제2 고분자블록을포함한다. 상기반사방지막은상기제1 고분자블록및 상기제2 고분자블록에대하여비선택적인중성의표면에너지를가지고, 상기고정패턴들은상기제2 고분자블록보다상기제1 고분자블록에대하여높은표면에너지를갖는다.

Abstract translation: 形成精细图案的方法包括在待蚀刻膜上形成掩模膜，在掩模膜上形成抗反射膜，在抗反射膜上形成暴露抗反射膜的部分顶表面的固定图案， 在所述抗反射膜和所述固定图案上形成嵌段共聚物层，所述嵌段共聚物层包含不同的第一聚合物嵌段和覆盖所述抗反射膜和所述固定图案的第二聚合物嵌段， 并形成第二种模式。 其中每个第一图案包含第一聚合物嵌段并且每个第二图案包含第二聚合物嵌段。 防反射膜相对于第一聚合物嵌段和第二聚合物嵌段具有非选择性的中性表面能，并且相对于第一聚合物嵌段，固定图案具有比第二聚合物嵌段更高的表面能。

公开(公告)号：KR1020170051886A

公开(公告)日：2017-05-12

申请号：KR1020150153532

申请日：2015-11-03

Applicant: 삼성전자주식회사

Inventor： 김은성 ,  이경미 ,  권승철 ,  박정주 ,  이시용

IPC: H01L21/027 ,  H01L21/033 ,  H01L21/311 ,  H01L21/3213 ,  H01L51/00

CPC classification number: H01L21/0337 ,  B81C1/00031 ,  B81C2201/0149 ,  G03F7/002 ,  G03F7/0035 ,  G03F7/165 ,  G03F7/38 ,  G03F7/40 ,  H01L21/02118 ,  H01L21/02348 ,  H01L21/0271 ,  H01L21/0332 ,  H01L21/31144 ,  H01L21/32139 ,  H01L28/00

Abstract: 반도체장치의패턴형성방법이제공된다. 상기반도체장치의패턴형성방법은, 기판상에, 단차가있는제1 면과제2 면을포함하는하부막을형성하고, 상기하부막상에소수성물질을포함하는상부막을형성하고, 상기상부막상에블록공중합체(block copolymer)막을코팅하고, 상기블록공중합체막을상분리시켜, 상기제1 면과상기제2 면상에서로이격된제1 패턴들과, 상기제1 패턴들사이를채우는제2 패턴을형성하고, 상기제1 패턴또는상기제2 패턴을제거하고, 상기제1 패턴들과상기제2 패턴중 남겨진패턴을식각마스크로이용하여식각공정을수행하는것을포함하되, 상기제1 패턴의하부면과상기상부막사이에는상기제2 패턴이배치된다.

Abstract translation: 提供了一种形成半导体器件的图案的方法。 该半导体器件的图案形成方法包括以下步骤：在衬底上形成下膜，下膜包括具有台阶的第一侧的两侧;在下膜上形成含有疏水物质的上膜; 涂覆嵌段共聚物膜并相分离嵌段共聚物膜以形成与第一面和第二面间隔开的第一图案和填充在第一图案之间的第二图案， ，去除第一图案或第二图案，并且使用第一图案和第二图案的剩余图案作为蚀刻掩模执行蚀刻工艺，其中第一图案的下表面 并且第二图案设置在上部膜之间。

公开(公告)号：KR1020160136507A

公开(公告)日：2016-11-30

申请号：KR1020150069584

申请日：2015-05-19

Applicant: 삼성전자주식회사

Inventor： 마에다,시게노부 ,  박정주 ,  김은성 ,  김현우 ,  이시용

IPC: H01L21/033 ,  H01L21/027 ,  H01L21/3105 ,  C08F293/00

CPC classification number: H01L21/3086 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/32139

Abstract: 패턴구조물의형성방법에관한것이다. 마스크패턴들사이각각의개구에블록공중합체물질을제1 고분자블록-제2 고분자블록-제2 고분자블록-제1 고분자블록으로이루어진하나의유닛단위로매립한후, 어닐링하여제1 고분지블록을포함하는제1 패턴- 제2 고분자블록을포함하는제2 패턴-제1 고분자블록을포함하는제1 패턴으로형성하는것을포함한다.

Abstract translation: 一种方法包括形成通过蚀刻目标层上的至少一个开口彼此间隔开的掩模图案，用包含不同性质的第一和第二聚合物嵌段的嵌段共聚物材料填充该开口，并退火嵌段共聚物材料以形成第一图案 和第二图案，分别与相邻的掩模图案的面对的侧壁接触的第一图案以及第一图案之间的至少一个第二图案。 第一图案包括第一聚合物嵌段，第二图案包括第二聚合物嵌段。

公开(公告)号：KR1020120026314A

公开(公告)日：2012-03-19

申请号：KR1020100088467

申请日：2010-09-09

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  김경미 ,  양주형 ,  이보희 ,  김민정 ,  김재호 ,  김영호

IPC: H01L21/027

CPC classification number: G03F7/0392 ,  G03F7/325 ,  G03F7/40 ,  H01L21/0337 ,  H01L21/0274 ,  G03F7/2022 ,  G03F7/70916

Abstract: PURPOSE: A method of forming a micropattern is provided to improve LWR(Line Width Roughness) by forming a line-and-space pattern using a negative tone developer. CONSTITUTION: A photoresist(130) is spread on a substrate(110). The photoresist is exposed to outside by corresponding to the pattern of a line-and-space The non-exposure unit of the photoresist is removed using a negative tone developer to form the line-and-space pattern. The space of a spin-on-oxide material is formed in the side wall of the line-and-space pattern. The line-and-space pattern is removed by the developer.

Abstract translation: 目的：提供一种形成微图案的方法，通过使用负色调显影剂形成线间距图案来提高LWR（线宽粗糙度）。 构成：将光致抗蚀剂（130）铺展在基底（110）上。 光致抗蚀剂通过对应于线和空间的图案而暴露于外部。使用负色调显影剂除去光致抗蚀剂的非曝光单元以形成线间距图案。 旋转氧化物材料的空间形成在线间距图案的侧壁中。 线和空间图案由开发者移除。

公开(公告)号：KR1020050115701A

公开(公告)日：2005-12-08

申请号：KR1020040041062

申请日：2004-06-04

Applicant: 삼성전자주식회사

Inventor： 박정주

IPC: H01L21/28

CPC classification number: H01L21/76895 ,  H01L21/76834 ,  H01L23/5226 ,  H01L27/10885 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들을 제공한다. 이 장치들 및 그의 형성방법들은 반도체 기판의 상부에 비트라인 패턴 및 콘택홀이 차례로 배치된 경우 콘택홀이 비트라인 패턴을 노출시키는 동안 미스 얼라인에 대한 공정 마진을 확보할 수 있는 방안을 제시해준다. 이를 위해서, 매립 층간절연막을 갖는 반도체 기판의 상부에 적어도 두 개의 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된다. 상기 비트라인 패턴들 중 하나를 버퍼막 패턴으로 컨포멀하게 덮고, 그 나머지의 측벽들을 비트라인 스페이서들로 각각 덮는다. 상기 버퍼막 패턴 및 비트라인 스페이서들을 갖는 반도체 기판 상에 평탄화 층간절연막이 배치된다. 그리고, 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 지나서 비트라인 상에 비트라인 콘택홀이 배치된다. 이를 통해서, 상기 반도체 장치는 버퍼막 패턴을 사용하여 미스 얼라인 발생때문에 콘택홀을 통한 비트라인 패턴 및 인접 패턴의 전기적 쇼트를 방지해서 그 장치의 전기적 특성을 향상시킬 수 있다.

公开(公告)号：KR1020010111732A

公开(公告)日：2001-12-20

申请号：KR1020000032379

申请日：2000-06-13

Applicant: 삼성전자주식회사

Inventor： 박정주

IPC: H01L21/768

Abstract: 본 발명은 반도체소자의 다층금속배선구조를 개시한다. 이에 의하면, 하층 금속배선들이 전체적으로 동일한 폭(W1)을 가지며 일방향으로 지나가며 연장하고, 하층 금속배선들의 일부분이 하층 금속배선들이 조밀하지 않는 부분으로 폭(W1)보다 넓은 폭(W2)을 가지며 일체로 연장한다. 폭(W2)을 갖는 부분의 하층 금속배선에 층간절연막의 비아콘택홀이 형성되고, 상층 금속배선들이 하층 금속배선들을 직각으로 교차하며 연장하고 비아콘택홀을 거쳐 하층 금속배선에 전기적으로 연결된다.
따라서 본 발명은 비아콘택홀을 형성하는 동안에 층간절연막의 취약부분에 식각홈을 유발하지 않고 상층 금속배선의 패턴을 형성한 후에도 금속 스트링거를 생성하지 않으며 나아가 상측 금속배선들의 전기적 단락을 방지할 수 있다. 그 결과 반도체소자의 오동작이 방지 가능하고 나아가 반도체소자의 집적도 향상이 가능해진다.