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公开(公告)号：KR1020040013780A
公开(公告)日：2004-02-14
申请号：KR1020020046849
申请日：2002-08-08
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: PURPOSE: A method for forming a semiconductor device including a capacitor is provided to increase the capacitance by extending an effective area of a storage node electrode. CONSTITUTION: A conductive pattern is formed on a semiconductor substrate(10). The first insulating layer(14), an etch stop layer, and the second insulating layer are sequentially formed thereon. The first contact hole is formed by etching the second insulating layer and the etch stop layer. A pad electrode is formed by filling the first contact hole with conductive material. The third insulating layer is formed on the pad electrode and the second insulating layer. The second contact hole is formed by etching the third insulating layer and the pad electrode. A storage node electrode(34) is formed on a side and a bottom of the second contact hole. A dielectric layer(36) and a plate electrode(38) are formed on a surface of the storage node electrode(34).
Abstract translation: 目的：提供一种用于形成包括电容器的半导体器件的方法，以通过延长存储节点电极的有效面积来增加电容。 构成：在半导体衬底（10）上形成导电图案。 在其上依次形成第一绝缘层（14），蚀刻停止层和第二绝缘层。 通过蚀刻第二绝缘层和蚀刻停止层来形成第一接触孔。 通过用导电材料填充第一接触孔来形成焊盘电极。 第三绝缘层形成在焊盘电极和第二绝缘层上。 通过蚀刻第三绝缘层和焊盘电极形成第二接触孔。 存储节点电极（34）形成在第二接触孔的侧面和底部。 在存储节点电极（34）的表面上形成介电层（36）和平板电极（38）。
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公开(公告)号：KR100308213B1
公开(公告)日：2001-09-26
申请号：KR1019990005109
申请日：1999-02-12
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/02164 , H01L21/02134 , H01L21/02304 , H01L21/02337 , H01L21/0234 , H01L21/02348 , H01L21/02351 , H01L21/02362 , H01L21/3124 , H01L21/76801
Abstract: 본발명은반도체금속배선의제조방법에관한것으로, 특히저유전률절연막의제조방법에관한것이다. 본발명에따른절연막제조방법은 Si-O-H 구조를지니는저유전률유전막에 대하여플라즈마처리등의방법을이용하여, 수소(-H)기를제거함으로써, 양호한식각특성을지니는 Si-O 구조의저유전률유전막을제조하는방법을제공한다. 그결과, 본발명에따른저유전률유전막제조방법은종래기술이후속식각공정에서겪었던보우잉문제를해결함으로써, 단차가큰 콘택구조에대해서도보이드가없는, 기생정전용량이적은저유전층간절연막을제조할수 있다.
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公开(公告)号：KR1020000018851A
公开(公告)日：2000-04-06
申请号：KR1019980036647
申请日：1998-09-05
Applicant: 삼성전자주식회사
IPC: H01L21/302
CPC classification number: H01J37/32458
Abstract: PURPOSE: An apparatus for plasma etching is provided to seal up stably a part coupling an upper electrode and a chamber in progressing an etching process. CONSTITUTION: An apparatus for plasma etching comprises a chamber(20), an upper electrode(30), and a sealing member(52,62). The chamber has an opening(50,60) having a perihelial surface of plane surface formed in upper surface thereof. The upper electrode is coupled/separated to/from the chamber, and has a contact surface(38) thereof formed in parallel so that it is corresponded to the perihelial surface of the opening on an interior surface thereof. Also, The contact surface of the upper electrode is disposed on the perihelial surface of the opening when it is coupled to the chamber. The sealing member is disposed on the perihelial surface of the opening, and seals up between the upper electrode and the chamber. Thereby, a part coupling an upper electrode and a chamber is stably sealed up in progressing an etching process.
Abstract translation: 目的：提供一种用于等离子体蚀刻的装置，用于在进行蚀刻过程中稳定地密封耦合上电极和室的部分。 构成：用于等离子体蚀刻的装置包括室（20），上电极（30）和密封构件（52,62）。 腔室具有在其上表面形成有平面表面的上皮表面的开口（50,60）。 上部电极与腔室相连/分离，并具有平行形成的接触表面（38），使得其对应于其内表面上的开口的上皮表面。 此外，当上部电极联接到腔室时，上部电极的接触表面设置在开口的外周表面上。 密封构件设置在开口的上表面上，并且在上电极和腔室之间密封。 由此，在进行蚀刻处理时，稳定地密封连接上部电极和室的部分。
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公开(公告)号：KR1019990086840A
公开(公告)日：1999-12-15
申请号：KR1019980020000
申请日：1998-05-30
Applicant: 삼성전자주식회사
IPC: H01L21/3065
Abstract: 본 발명의 식각 장치는 반도체 제조 공정에서 사용된다. 식각 장치는 공정 챔버의 내부에서 플라즈마를 사용하여 반도체 웨이퍼를 에칭한다. 식각 장치의 내부에는 전극과 포커스 링이 설치된다. 전극은 윗면에 반도체 웨이퍼를 로딩한다. 포커스 링은 전극 위에 배치된다. 포커스 링은 웨이퍼의 외주를 둘러싸기 위한 내면을 갖는다. 포커스 링 내면의 직경은 웨이퍼의 직경보다 2mm에서 3mm 더 크게 형성된다.
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公开(公告)号：KR101576958B1
公开(公告)日：2015-12-11
申请号：KR1020090083513
申请日：2009-09-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/31122 , H01J37/32357 , H01L21/31116 , H01L21/31138 , H01L27/11521
Abstract: 식각속도를증가시킬수 있는반도체소자의제조방법에관해개시한다. 이를위해본 발명은, 기판상에하부패턴을형성하는단계, 하부패턴상에적어도하나의유전막을형성하는단계, 적어도하나의유전막상에상부유전막을형성하는단계, 상부유전막상에상부유전막의일부영역을노출시키는상부패턴을형성하는단계및 상부유전막의일부영역을등방성식각하는단계를포함한다.
Abstract translation: 公开了一种制造能够提高蚀刻速率的半导体器件的方法。 为此，本发明提供了一种制造半导体器件的方法，包括在衬底上形成下图案，在下图案上形成至少一个介电膜，在至少一个介电膜上形成顶介电膜， 形成暴露该区域的上部图案，并且各向同性地蚀刻上部电介质膜的一部分。
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Patent Agency Ranking
公开(公告)号：KR1020080036700A
公开(公告)日：2008-04-29
申请号：KR1020060103249
申请日：2006-10-24
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/31111 , H01L21/76829 , H01L21/76877
Abstract: A method of manufacturing a semiconductor device having contacts with different heights is provided to prevent contact fail from occurring due to misalignment or decrease in critical dimension of contacts during the formation of contacts with different heights, by covering overhanging parts of the contacts with a protective layer. A method of manufacturing a semiconductor device having contacts with different heights comprises the steps of: forming a first pre-interlayer insulating layer on a semiconductor substrate(100); forming a first contact hole on the pre-interlayer insulating layer; forming a first contact(120) within the first contact hole; partially removing the first pre-interlayer insulating layer to form a first insulating layer(125) projecting the top side of the first contact; forming a protective layer(130) on the first interlayer insulating layer and the projection of the first contact; forming a second insulating layer(135) on the protective layer; partially etching the second insulating layer and the first insulating layer to form a second contact hole; partially etching the second interlayer insulating layer to form an opening which exposes the projection of the first contact; and respectively forming a second contact(165) and a connection pad(170) within the second contact and the opening.
Abstract translation: 提供一种制造具有不同高度的触点的半导体器件的方法，以通过用保护层覆盖触点的突出部分来防止在形成具有不同高度的触点期间由于接触的临界尺寸的不对准或降低而发生接触不良 制造具有不同高度的接触的半导体器件的方法包括以下步骤：在半导体衬底（100）上形成第一预层间绝缘层; 在所述预层间绝缘层上形成第一接触孔; 在所述第一接触孔内形成第一接触件（120）; 部分地去除第一预层间绝缘层以形成突出第一接触件的顶侧的第一绝缘层（125）; 在所述第一层间绝缘层和所述第一接触件的突起上形成保护层（130）; 在所述保护层上形成第二绝缘层（135）; 部分蚀刻第二绝缘层和第一绝缘层以形成第二接触孔; 部分地蚀刻第二层间绝缘层以形成暴露第一接触件的突起的开口; 并且分别在第二接触件和开口内形成第二接触件（165）和连接衬垫（170）。
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公开(公告)号：KR100641068B1
公开(公告)日：2006-11-06
申请号：KR1020050005712
申请日：2005-01-21
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76876 , H01L21/02532 , H01L21/0262 , H01L21/02639 , H01L21/02645 , H01L21/28525 , H01L21/28562 , H01L21/76808 , H01L21/76831 , H01L21/76879 , H01L21/76895 , H01L29/66477 , Y10T428/24331
Abstract: 듀얼 다마신 채널 구조물 및 그 제조 방법에서, 상기 듀얼 다마신 채널 구조물은 절연성 부재, 단결정 부재, 및 매립 부재를 포함한다. 상기 절연성 부재는 듀얼 다마신 형상을 갖는 개구를 갖는다. 상기 매립 부재는 상기 개구의 측면 상에 형성된다. 상기 단결정 부재는 상기 매립 부재와 접하면서 상기 개구를 매립한다. 상기 듀얼 다마신 채널 구조물을 형성하기 위해서 예비 단결정 부재가 부분적으로 매립된 상기 개구를 갖는 상기 절연성 부재를 형성한다. 그리고 상기 개구의 측면 상에 상기 매립 부재를 형성한다. 이어서 상기 예비 단결정 부재를 에피택시얼 성장시켜 상기 개구를 매립한다. 상기 단결정 부재와 상기 절연성 부재 사이에는 상기 매립 부재가 위치하기 때문에 상기 단결정 부재와 상기 절연성 부재 사이에서 보이드의 발생이 억제된다.
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公开(公告)号：KR1020060084944A
公开(公告)日：2006-07-26
申请号：KR1020050005712
申请日：2005-01-21
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76876 , H01L21/02532 , H01L21/0262 , H01L21/02639 , H01L21/02645 , H01L21/28525 , H01L21/28562 , H01L21/76808 , H01L21/76831 , H01L21/76879 , H01L21/76895 , H01L29/66477 , Y10T428/24331
Abstract: 듀얼 다마신 채널 구조물 및 그 제조 방법에서, 상기 듀얼 다마신 채널 구조물은 절연성 부재, 단결정 부재, 및 매립 부재를 포함한다. 상기 절연성 부재는 듀얼 다마신 형상을 갖는 개구를 갖는다. 상기 매립 부재는 상기 개구의 측면 상에 형성된다. 상기 단결정 부재는 상기 매립 부재와 접하면서 상기 개구를 매립한다. 상기 듀얼 다마신 채널 구조물을 형성하기 위해서 예비 단결정 부재가 부분적으로 매립된 상기 개구를 갖는 상기 절연성 부재를 형성한다. 그리고 상기 개구의 측면 상에 상기 매립 부재를 형성한다. 이어서 상기 예비 단결정 부재를 에피택시얼 성장시켜 상기 개구를 매립한다. 상기 단결정 부재와 상기 절연성 부재 사이에는 상기 매립 부재가 위치하기 때문에 상기 단결정 부재와 상기 절연성 부재 사이에서 보이드의 발생이 억제된다.
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公开(公告)号：KR100497609B1
公开(公告)日：2005-07-01
申请号：KR1020030012772
申请日：2003-02-28
Applicant: 삼성전자주식회사
IPC: H01L21/311
CPC classification number: H01L29/6656 , H01L21/31116 , H01L21/76802 , H01L21/76829
Abstract: 실리콘 산화막에 대해 높은 선택비를 갖는 실리콘 질화막의 식각 방법이 개시되어 있다. 반도체 기판 상에 실리콘 산화물로 이루어진 버퍼막을 형성한다. 상기 버퍼막 상에 실리콘 질화막을 증착한다. 상기 기판에 40℃ 이상의 온도를 가하면서 불화 탄화 수소(CH
2 F
2 ) 가스를 포함한 식각 가스로 상기 실리콘 질화막을 식각한다. 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비를 5 이상으로 증가시킬 수 있으므로 기판의 식각 손상을 방지할 수 있다.
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