公开(公告)号：KR101883327B1

公开(公告)日：2018-07-30

申请号：KR1020120031881

申请日：2012-03-28

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  박종철 ,  김철홍 ,  남석우 ,  윤국한

IPC: H01L21/027

CPC classification number: H01L21/308 ,  H01L21/0337 ,  H01L27/10852 ,  H01L28/92

Abstract: 미세패턴형성방법이제공된다. 미세패턴형성방법은하부막상에서제 1 방향으로연장되며, 반복적으로서로번갈아배치된제 1 및제 2 하드마스크패턴들을형성하는것, 상기제 1 및제 2 하드마스크패턴들상에서, 상기제 1 방향에수직인제 2 방향으로연장되는마스크패턴들을형성하는것, 상기마스크패턴들을식각마스크로이용하여상기제 1 하드마스크패턴들각각에제 1 오프닝들을형성하는것, 상기제 1 오프닝들및 상기마스크패턴들사이를채우는매립패턴들을형성하는것, 상기마스크패턴들을제거한후, 상기매립패턴들양측벽에스페이서들을형성하는것, 및상기매립패턴들및 상기스페이서들을식각마스크로이용하여상기제 2 하드마스크패턴들각각에제 2 오프닝들을형성하는것을포함한다.

公开(公告)号：KR101776284B1

公开(公告)日：2017-09-20

申请号：KR1020110019016

申请日：2011-03-03

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  정상섭 ,  윤국한 ,  이준수 ,  조성일 ,  최용준

IPC: H01L27/108 ,  H01L21/311 ,  H01L27/02 ,  H01L49/02

CPC classification number: H01L28/91 ,  H01L21/31144 ,  H01L27/0203 ,  H01L27/10817 ,  H01L27/10852

Abstract: 반도체기억소자의제조방법을제공한다. 이방법에따르면, 기판상의하부몰드막상에, 다마신기법을이용하여하드마스크패턴을형성하고, 하드마스크패턴을식각마스크로사용하여하부몰드막을식각하여, 하드마스크패턴아래에돌출부를정의한다. 돌출부의상면보다낮은레벨에위치한하부몰드막의식각된상면상에서포터패턴을형성하고, 서포터패턴에지지된하부전극을형성한다.

公开(公告)号：KR101357303B1

公开(公告)日：2014-01-28

申请号：KR1020070069351

申请日：2007-07-10

Applicant: 삼성전자주식회사

Inventor： 윤국한 ,  김종규 ,  정상섭 ,  최성길 ,  안태혁

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/90 ,  H01L27/10852

Abstract: 본 발명은 하부 전극 간의 간격을 충분히 확보하면서도 하부 전극의 손상을 방지할 수 있고, 홀 내로 PR 유입 문제 및 폴리머 발생 등의 문제를 방지할 수 있는 지지대 구조를 갖는 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자 제조방법은 셀 영역 및 주변회로 영역으로 한정된 반도체 기판을 준비하는 단계; 상기 반도체 기판 전면으로 제1 몰드 산화막(mold oxide layer)을 형성하는 단계; 상기 제1 몰드 산화막 상에 지지대막을 형성하는 단계; 상기 지지대막을 식각하여 띠(stripe) 형태를 갖는 복수 개의 커패시터 지지대를 형성하는 단계; 상기 제1 몰드 산화막 및 커패시터 지지대 상에 제2 몰드 산화막을 형성하는 단계; 상기 제1, 제2 몰드 산화막 및 커패시터 지지대를 식각하여 복수 개의 행 및 열 또는 대각선 방향으로 열을 가지도록 배열되고 상기 셀 영역 상에 형성된 도전 영역을 노출시키는 복수 개의 홀을 형성하는 단계; 상기 홀들 내벽으로 하부 전극을 형성하는 단계; 및 상기 하부 전극 및 커패시터 지지대 상에 유전체막 및 상부 전극을 형성하는 단계;를 포함한다.

公开(公告)号：KR1020130041630A

公开(公告)日：2013-04-25

申请号：KR1020110106019

申请日：2011-10-17

Applicant: 삼성전자주식회사

Inventor： 서정우 ,  윤국한 ,  윤경렬

IPC: H01L21/8239 ,  H01L21/027 ,  H01L27/10

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L27/0207 ,  H01L27/10852 ,  H01L28/91 ,  H01L21/0274 ,  H01L21/8239 ,  H01L27/101

Abstract: PURPOSE: A method for forming a semiconductor memory device is provided to reduce manufacturing costs by removing a high expensive exposure apparatus. CONSTITUTION: A sacrificial layer(140) with preliminary opening parts is formed on an etch target layer. Auxiliary spacers(153) are formed in the preliminary opening parts. The sacrificial layer is removed. First mask spacers(173) to define first opening parts which cover the inner sides of the auxiliary spacers are formed in the preliminary opening parts. Second mask spacers(175) to define the second opening parts between the first opening parts and to cover the outer sides of the auxiliary spacers are formed. Holes are formed in the etch target layer by etching the etch target layer exposed by the first opening parts and the second opening parts.

Abstract translation: 目的：提供一种用于形成半导体存储器件的方法，通过去除高昂的曝光装置来降低制造成本。 构成：在蚀刻目标层上形成具有初步开口部分的牺牲层（140）。 辅助间隔件（153）形成在预备开口部分中。 牺牲层被去除。 在初步开口部分中形成有用于限定覆盖辅助间隔件的内侧的第一开口部的第一掩模间隔件（173）。 形成用于限定第一开口部分之间的第二开口部分并且覆盖辅助间隔件的外侧的第二掩模间隔件（175）。 通过蚀刻由第一开口部分和第二开口部分暴露的蚀刻目标层，在蚀刻目标层中形成孔。

公开(公告)号：KR1020060008556A

公开(公告)日：2006-01-27

申请号：KR1020040056858

申请日：2004-07-21

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  최성길 ,  윤국한 ,  정상섭

IPC: H01L21/28

CPC classification number: H01L27/10855 ,  H01L21/76814 ,  H01L28/90

Abstract: 실린더 타입(cylinder type)의 스토리지 전극을 포함하는 커패시터의 형성방법에서 콘택 플러그를 포함하는 제1 절연막이 형성된 반도체 기판의 제1 절연막 상에 제2 절연막을 형성한 후, 제2 절연막의 소정 부분을 1차 식각하여 상기 콘택 플러그의 상부면을 노출시키는 개구부를 형성한다. 불순물 제거용 물질을 사용하여 상기 개구부의 내측벽 및 저면에 잔류하는 불순물을 제거하고, 상기 개구부의 내측벽을 2차 식각한다. 상기 불순물 제거 공정과 개구부 내측벽 식각 공정을 소정횟수만큼 반복 수행하여 반도체 장치의 스토리지 콘택홀을 형성한다. 실린더 구조를 갖는 스토리지전극의 저면 형태 뒤틀림 현상을 최소화하여 반도체 제조 공정의 전체적인 시간과 비용을 절감할 수 있다.

公开(公告)号：KR101883380B1

公开(公告)日：2018-07-31

申请号：KR1020110142389

申请日：2011-12-26

Applicant: 삼성전자주식회사

Inventor： 김천배 ,  오용철 ,  윤국한 ,  이규필 ,  전종렬 ,  조창현 ,  진교영

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/0805 ,  H01L27/0207 ,  H01L27/108 ,  H01L27/10852 ,  H01L28/91

Abstract: 반도체소자는적어도 1 개의제1 커패시터와, 적어도 1 개의제2 커패시터를포함한다. 적어도 1 개의제1 커패시터는실린더형상의제1 스토리지노드를포함한다. 적어도 1 개의제2 커패시터는중공부 (hollow portion)가있는중공기둥 (hollow pillar) 형상의하측제2 스토리지노드와, 하측제2 스토리지노드로부터수직방향상측으로연장되어있는실린더형상의상측제2 스토리지노드를가지는제2 스토리지노드를포함한다.

公开(公告)号：KR101883294B1

公开(公告)日：2018-07-30

申请号：KR1020120031872

申请日：2012-03-28

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  윤국한 ,  김준 ,  김철홍 ,  남석우

IPC: H01L21/027

CPC classification number: H01L21/3083 ,  H01L21/0331 ,  H01L21/0337 ,  H01L21/31144 ,  H01L27/10817 ,  H01L27/10891 ,  H01L27/11556 ,  H01L27/24 ,  H01L28/91

Abstract: 미세패턴형성방법이제공된다. 미세패턴형성방법은하부막상에, 제 1 방향으로연장된제 1 하드마스크패턴들을형성하는것, 상기제 1 하드마스크패턴들사이를채우는제 2 하드마스크패턴들을형성하는것, 상기제 1 및제 2 하드마스크패턴들상에서, 상기제 1 방향에수직인제 2 방향으로연장되는제 1 마스크패턴들을형성하는것, 상기제 1 마스크패턴들을식각마스크로이용하여상기제 1 하드마스크패턴들을식각하여제 1 오프닝들을형성하는것, 상기제 1 오프닝들을채우면서상기 2 방향으로연장되는제 2 마스크패턴들을형성하는것, 및상기제 2 마스크패턴들을식각마스크로이용하여상기제 2 하드마스크패턴들을식각하여상기제 1 오프닝들에대해사선(diagonal) 방향에배치되는제 2 오프닝들을형성하는것을포함한다.

公开(公告)号：KR1020130074352A

公开(公告)日：2013-07-04

申请号：KR1020110142389

申请日：2011-12-26

Applicant: 삼성전자주식회사

Inventor： 김천배 ,  오용철 ,  윤국한 ,  이규필 ,  전종렬 ,  조창현 ,  진교영

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/0805 ,  H01L27/0207 ,  H01L27/108 ,  H01L27/10852 ,  H01L28/91

Abstract: PURPOSE: A semiconductor device including a capacitor is provided to arrange a first capacitor and a second capacitor with a matrix shape, and to relieve the restriction of occupation area on a plane. CONSTITUTION: A first capacitor (150A) includes a first storage node (160). A second capacitor (150B) includes a second storage node (170). The second storage node has a lower second storage node (172) and an upper second storage node (174). The lower second storage node includes a hollow part. The upper second storage node is extended from the lower second storage node to the vertical direction.

Abstract translation: 目的：提供包括电容器的半导体器件，以布置具有矩阵形状的第一电容器和第二电容器，并且减轻对平面上的占用面积的限制。 构成：第一电容器（150A）包括第一存储节点（160）。 第二电容器（150B）包括第二存储节点（170）。 第二存储节点具有较低的第二存储节点（172）和上部第二存储节点（174）。 下部第二存储节点包括中空部分。 上部第二存储节点从下部第二存储节点延伸到垂直方向。

公开(公告)号：KR1020120100242A

公开(公告)日：2012-09-12

申请号：KR1020110019016

申请日：2011-03-03

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  정상섭 ,  윤국한 ,  이준수 ,  조성일 ,  최용준

IPC: H01L27/108 ,  H01L21/311 ,  H01L27/02 ,  H01L49/02

CPC classification number: H01L28/91 ,  H01L21/31144 ,  H01L27/0203 ,  H01L27/10817 ,  H01L27/10852

Abstract: PURPOSE: A method for manufacturing a semiconductor memory device is provided to secure margins of manufacturing process enough forming a supporter pattern by using a protrusion of a bottom mold film and a planarization process. CONSTITUTION: A hard mask pattern is formed on a bottom mold film(120) of a substrate(100) by using a damascene method. A protrusion(123) is defined under the hard mask pattern by etching the bottom mold film. A supporter layer is formed on the bottom mold film having the hard mask pattern and the protrusion. A supporter pattern(135a) is formed on the etched upper surface of the bottom mold film. A top mold film is formed on the supporter pattern and the protrusion. A bottom electrode is supported on the supporter pattern.

Abstract translation: 目的：提供一种制造半导体存储器件的方法，以通过使用底模薄膜的突起和平坦化工艺来确保足够形成支撑图案的制造工艺的边缘。 构成：通过使用大马士革法在基底（100）的底模（120）上形成硬掩模图案。 通过蚀刻底部模具膜，在硬掩模图案之下限定突起（123）。 在具有硬掩模图案和突起的底模具膜上形成支撑层。 支撑体图案（135a）形成在底部模具膜的蚀刻的上表面上。 在支撑图案和突起上形成顶模薄膜。 底部电极被支撑在支撑图案上。

公开(公告)号：KR100625188B1

公开(公告)日：2006-09-15

申请号：KR1020050038713

申请日：2005-05-10

Applicant: 삼성전자주식회사

Inventor： 이용우 ,  윤국한

IPC: H01L21/768 ,  H01L21/28

Abstract: 스페이서의 숄더 마진을 확보할 수 있는 반도체 소자의 제조 방법에 있어서, 기판 상에 제1 콘택홀을 갖고, 제1 식각 속도를 갖는 제1 절연막 패턴을 한 후 제1 절연막 패턴의 양측벽에 제2 식각 속도를 갖는 스페이서를 형성한다. 이어서, 상기 스페이서가 형성된 제1 절연막 패턴 사이의 제1 콘택홀 내에 상기 제1 절연막 패턴의 입구보다 낮은 상면을 갖는 도전성 패턴을 형성한 후 제3 식각 속도를 갖는 제2 절연막 패턴을 형성한다. 이어서, 제2 절연막 패턴과 상기 스페이서를 셀프 얼라인 마스크로 사용하여 제1 절연막 패턴을 식각함으로써 제2 콘택홀을 형성한 후 상기 콘택홀 내에 상기 기판과 전기적으로 연결되는 배선을 형성한다. 상술한 방법으로 형성되는 배선은 스페이서의 손상을 초래하지 않기 때문에 상기 도전성 패턴과 배선간에 브레이크-다운 전압이 낮아지는 문제점을 방지할 수 있다.

Abstract translation: 2上制造半导体器件，其能够确保间隔件的肩部余量，在基板上具有第一接触孔，然后第一绝缘膜图案具有第一蚀刻速率的第一绝缘膜图案的方法中每个侧壁 由此形成具有蚀刻速率的间隔物。 然后，将具有第一导电图案3，然后蚀刻速率的第二绝缘层图案，以形成具有比所述绝缘层图案之间的第一接触孔的第一绝缘膜图案的入口在所述间隔物形成的下一个上表面上。 然后，形成由通过使用第二绝缘膜图案和所述间隔物作为自对准掩模，以形成连接到所述基板和所述接触孔电内的布线蚀刻所述第一绝缘膜图案上的第二接触孔之后。 形成在所述导电图案和导线之间的上述方法断裂布线不会导致到隔板损坏，能够防止问题，即低下降电压。