公开(公告)号：KR100518605B1

公开(公告)日：2005-10-04

申请号：KR1020030092585

申请日：2003-12-17

Applicant: 삼성전자주식회사

Inventor： 박종철 ,  서준 ,  권혁진 ,  송종희 ,  안태혁 ,  강대근

IPC: H01L21/336

Abstract: 리세스 채널 트랜지스터를 포함하는 집적 회로 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 의한 집적 회로 소자의 제조방법은 먼저, 집적 회로 기판에 트렌치 소자 분리 영역을 형성하여 활성 영역을 정의하고, 이 활성 영역의 일부 및 그에 인접한 트렌치 소자 분리 영역을 노출시키는 라인 타입의 마스크 패턴을 실리콘 산화물로 형성한다. 그리고, 상기한 활성 영역보다 노출된 트렌치 소자 분리 영역이 리세스되도록 트렌치 소자 분리 영역 및 마스크 패턴을 희석화된 불화수소 또는 완충 산화막 식각액 등을 사용하여 습식 식각한 다음, 마스크 패턴의 측벽에 스페이서를 형성한다. 그리고, 상기한 마스크 패턴과 스페이서를 식각 마스크로 사용하여 게이트 트렌치를 형성하도록 활성 영역을 식각한 다음에, 형성된 게이트 트렌치를 매립하는 리세스 게이트를 형성한다.

公开(公告)号：KR100441998B1

公开(公告)日：2004-07-30

申请号：KR1020020039138

申请日：2002-07-06

Applicant: 삼성전자주식회사

Inventor： 송종희 ,  서준

IPC: H01L21/3205

CPC classification number: H01L21/76897 ,  Y10S438/902 ,  Y10S438/976

Abstract: A method for forming a self-aligned contact hole includes forming a plurality of conductive structures on a semiconductor substrate, each conductive structure including a conductive film pattern and a protection pattern formed on the conductive film pattern, forming a first insulation film to fill a space between adjacent conductive structures, successively etching the first insulation film and the protection patterns until each of the protection patterns has an exposed level upper surface, forming a second insulation film on the resultant structure, and selectively etching portions of the second insulation film and the first insulation film using a photolithography process to form the self-aligned contact hole exposing a portion of the semiconductor substrate between adjacent conductive structures. Process failures generated during formation of a self-aligned contact hole can thus be prevented because a nitride pattern capping a conductive film pattern remains, thereby enhancing reliability and yield of a semiconductor device.

Abstract translation: 一种用于形成自对准接触孔的方法包括：在半导体衬底上形成多个导电结构，每个导电结构包括导电膜图案和形成在导电膜图案上的保护图案;形成第一绝缘膜以填充空间 在相邻的导电结构之间依次蚀刻第一绝缘膜和保护图案，直到每个保护图案具有暴露的水平上表面;在所得到的结构上形成第二绝缘膜;以及选择性地蚀刻第二绝缘膜和第一绝缘膜的部分 使用光刻工艺来形成自对准接触孔，从而暴露相邻导电结构之间的半导体衬底的一部分。 因此可以防止在形成自对准接触孔期间产生的工艺故障，因为保留了覆盖导电膜图案的氮化物图案，从而提高了半导体器件的可靠性和成品率。

公开(公告)号：KR1020010004644A

公开(公告)日：2001-01-15

申请号：KR1019990025342

申请日：1999-06-29

Applicant: 삼성전자주식회사

Inventor： 서준 ,  김우식 ,  송종희 ,  박영우

IPC: H01L21/28

CPC classification number: H01L21/76885 ,  H01L21/31116 ,  H01L21/32137 ,  H01L21/7684

Abstract: PURPOSE: A method for forming a polysilicon contact plug by using etch-back technique and a related method for fabricating a semiconductor device by using the forming method are provided to improve the planarity of the polysilicon contact plug and further to realize a reliable contact. CONSTITUTION: To form a contact plug(26a), an interlayer dielectric(24a) having a contact hole is first formed on an underlying conductive layer(21). A polysilicon layer is then deposited on the interlayer dielectric(24a) and in the contact hole. The contact plug(26a) is formed by planarizing the polysilicon layer through etch-back technique using a mixed gas containing SF6, CHF3 and CF4. In addition, the interlayer dielectric(24a) around the contact plug(26a) is etched such that the contact plug(26a) protrudes from the top of the interlayer dielectric(24a).

Abstract translation: 目的：提供通过使用回蚀技术形成多晶硅接触插塞的方法和通过使用成形方法制造半导体器件的相关方法，以改善多晶硅接触插塞的平面性并进一步实现可靠的接触。 构成：为了形成接触塞（26a），首先在下面的导电层（21）上形成具有接触孔的层间电介质（24a）。 然后在层间电介质（24a）和接触孔中沉积多晶硅层。 通过使用含有SF6，CHF3和CF4的混合气体的回蚀技术来平坦化多晶硅层来形成接触插塞（26a）。 此外，蚀刻接触塞（26a）周围的层间电介质（24a），使得接触插塞（26a）从层间电介质（24a）的顶部突出。

公开(公告)号：KR100268432B1

公开(公告)日：2000-11-01

申请号：KR1019980036647

申请日：1998-09-05

Applicant: 삼성전자주식회사

Inventor： 이세형 ,  송종희 ,  최민웅

IPC: H01L21/302

CPC classification number: H01J37/32458

Abstract: 본 발명의 플라즈마 에칭을 위한 장치는 상전극과 챔버의 결합부를 서로 평행하게 형성하고, 챔버에 결합되는 상전극의 면을 일정구간 양극 산화 처리한다. 이와 같은 플라즈마를 위한 장치는 챔버와 상전극, 그리고 실링 부재를 포함한다. 챔버는 상면에 평면의 주위면을 갖는 오프닝이 형성된다. 상전극은 챔버에/로부터 결합/분리되고, 내부면 상에 오프닝의 주위면과 대응되도록 평행하게 형성된 주위의 접촉면을 가진다. 상전극은 챔버에 결합되었을 때 접촉면이 챔버 오프닝의 주위면 상에 위치된다. 실링 부재는 오프닝의 주위면 상에 설치되고, 상전극과 챔버 사이를 밀폐한다.

公开(公告)号：KR1019990074300A

公开(公告)日：1999-10-05

申请号：KR1019980007782

申请日：1998-03-09

Applicant: 삼성전자주식회사

Inventor： 송종희 ,  이세형

IPC: H01L21/68

Abstract: 본 발명의 웨이퍼 이송 챔버의 벤팅방법은 웨이퍼 이송 챔버의 내부로 공급하는 가스의 압력을 1.0kg/㎠ 이하로 유지하면서, 3분 동안 공급되도록 한다. 가스의 압력을 1.0kg/㎠ 이하로 유지하기 위하여 웨이퍼 이송 챔버의 공급 라인에는 레귤레이터가 설치된다.

公开(公告)号：KR1020090067269A

公开(公告)日：2009-06-25

申请号：KR1020070134840

申请日：2007-12-21

Applicant: 삼성전자주식회사

Inventor： 조두현 ,  송종희 ,  정상섭 ,  강태우 ,  유승주

IPC: H01L21/76

CPC classification number: H01L21/76229 ,  H01L21/76232

Abstract: A method for forming a trench and a manufacturing method of a semiconductor device using the same are provided to form easily trenches having different depth values by using a polymer bonding process. A plurality of first patterns(104) and a plurality of second patterns(106) are formed on a substrate(100). The first patterns are separated in a first width from each other. The second patterns are separated in a second width from each other. The second width is larger than the first width. The substrate is etched by using the first and second patterns as etch masks. A first trench having a first depth value is formed. A second trench having a second depth value is formed. A gap between the first patterns is filled with a sacrificial layer. The substrate is etched by using the sacrificial layer, the first patterns, and the second patterns as etch masks. The second trench having a third depth value is formed. The third depth value is larger than the second depth value.

Abstract translation: 提供了形成沟槽的方法和使用其的半导体器件的制造方法，以通过使用聚合物接合工艺形成具有不同深度值的容易的沟槽。 多个第一图案（104）和多个第二图案（106）形成在基板（100）上。 第一图案在第一宽度彼此分开。 第二图案在第二宽度彼此分开。 第二宽度大于第一宽度。 通过使用第一和第二图案作为蚀刻掩模蚀刻衬底。 形成具有第一深度值的第一沟槽。 形成具有第二深度值的第二沟槽。 第一图案之间的间隙填充有牺牲层。 通过使用牺牲层，第一图案和第二图案作为蚀刻掩模蚀刻衬底。 形成具有第三深度值的第二沟槽。 第三深度值大于第二深度值。

公开(公告)号：KR1020090047211A

公开(公告)日：2009-05-12

申请号：KR1020070113260

申请日：2007-11-07

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  김범수 ,  송종희 ,  정상섭 ,  최성길 ,  윤국한

IPC: H01L21/28 ,  H01L21/027 ,  H01L21/3065

CPC classification number: H01L29/42324 ,  H01L21/02071 ,  H01L21/28273 ,  H01L21/31122 ,  H01L21/31138 ,  H01L21/32139 ,  H01L27/11521 ,  H01L21/3065

Abstract: 금속을 포함하는 박막을 패터닝하기 위한 마스크를 제거하는 방법을 포함하는 반도체 소자의 형성 방법에 있어서, 기판 상에 금속을 포함하는 도전막을 형성한다. 상기 도전막 상에 탄소를 포함하는 마스크를 형성한다. 상기 마스크를 식각 마스크로 사용하여 상기 도전막을 식각한다. 상기 마스크를 산소 플라즈마 애싱(O
2 plasma etching) 공정을 통해 제거한다. 상기 마스크를 제거하는 동안 산화된 부분을 환원시켜 도전 패턴을 형성한다. 산소 플라즈마 애싱 공정 시 산화된 도전 패턴을 환원시킴으로써, 목적하는 저항을 갖는 도전 패턴을 형성할 수 있다. 이로써, 상기 도전 패턴을 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.

公开(公告)号：KR1020070007491A

公开(公告)日：2007-01-16

申请号：KR1020050062141

申请日：2005-07-11

Applicant: 삼성전자주식회사

Inventor： 송종희 ,  서준 ,  윤국한

IPC: H01L21/027

CPC classification number: H01L21/0274 ,  H01L21/768

Abstract: A semiconductor device and a manufacturing method thereof are provided to improve contact resistance between a storage node electrode and a storage node contact plug due to a conductive pattern by protecting the storage node contact plug and the conductive pattern upon etching a mold layer with a bit line spacer and a separation layer. A semiconductor structure has a contact pad(132). A composite layer is formed on the semiconductor structure and includes a first interlayer dielectric(124), an isolation layer(146), and a second interlayer dielectric(134) having a contact hole. The contact hole exposes the contact pad. A spacer(152) is formed on an inner wall of the contact hole. A contact plug(154) is formed on the contact pad in the contact hole. The contact plug has an upper surface lower than an upper surface of the composite layer. Conductive pads are formed on sidewalls of the contact plug and an upper portion of the spacer in the contact hole. A storage node electrode(172) is formed on the conductive pad.

Abstract translation: 提供半导体器件及其制造方法，以通过在利用位线蚀刻模具层时保护存储节点接触插塞和导电图案来改善由于导电图案导致的存储节点电极和存储节点接触插塞之间的接触电阻 间隔物和分离层。 半导体结构具有接触焊盘（132）。 复合层形成在半导体结构上，并且包括第一层间电介质（124），隔离层（146）和具有接触孔的第二层间电介质（134）。 接触孔露出接触垫。 隔离件（152）形成在接触孔的内壁上。 在接触孔中的接触垫上形成接触插塞（154）。 接触塞具有比复合层的上表面低的上表面。 导电垫形成在接触插塞的侧壁和接触孔中间隔件的上部。 存储节点电极（172）形成在导电焊盘上。

公开(公告)号：KR1020060033278A

公开(公告)日：2006-04-19

申请号：KR1020040082288

申请日：2004-10-14

Applicant: 삼성전자주식회사

Inventor： 김영재 ,  황재성 ,  송종희 ,  이재현

IPC: H01L21/02

CPC classification number: H01L21/67098 ,  F24F3/1405 ,  F25B2339/046 ,  H01L21/67242

Abstract: 냉매를 사용하여 반도체 장치 제조 공정에서 요구하는 온도를 조절하기 위한 냉각 장치에서, 압축기는 기상의 제1 냉매를 압축하고, 응축기는 상기 압축기에 의해 압축된 제1 냉매를 액화시킨다. 적어도 두개의 열교환기는 상기 압축기와 응축기 사이에서 병렬로 연결되며, 상기 응축기에 의해 액화된 제1 냉매를 기화시킴으로서 상기 제1 냉매 주변의 온도를 하강시키고, 상기 기화된 제1 냉매를 다시 상기 압축기로 제공한다. 따라서, 상기 냉각 장치 내부에 여러 개의 열교환기들을 설치하는 경우 상기 열교환기들이 압축기와 응축기를 공유하도록 설계함으로서, 냉각 장치의 제조 단가를 현저히 낮출 수 있고, 냉각 장치의 부피를 감소시켜 반도체 클린룸 공간 사용 효율을 증가시킨다.

公开(公告)号：KR1020050018187A

公开(公告)日：2005-02-23

申请号：KR1020030056264

申请日：2003-08-13

Applicant: 삼성전자주식회사

Inventor： 박종철 ,  송종희

IPC: H01L21/336

CPC classification number: H01L29/66621 ,  H01L21/823437 ,  H01L21/823481 ,  H01L21/823487 ,  H01L27/10876 ,  H01L29/66537 ,  H01L29/7835

Abstract: PURPOSE: A MOS(metal oxide semiconductor) transistor with a recessed gate is provided to control rolling-off of a threshold voltage and a short channel effect like punch-through by forming an isolation trench of a reverse trench type. CONSTITUTION: A semiconductor substrate is prepared. A trench isolation layer(370) for defining an active region is positioned in the semiconductor substrate wherein at least the lower part of the sidewall of the trench isolation layer has a negative slope. A recessed gate(750) is positioned in a predetermined region of the active region wherein the bottom surface of the recessed gate comes in contact with the negatively sloped sidewall of the trench isolation layer.

Abstract translation: 目的：提供具有凹陷栅极的MOS（金属氧化物半导体）晶体管，以通过形成反向沟槽型的隔离沟槽来控制阈值电压的滚降和诸如穿通的短沟道效应。 构成：制备半导体衬底。 用于限定有源区的沟槽隔离层（370）位于半导体衬底中，其中至少沟槽隔离层的侧壁的下部具有负斜率。 凹入栅极（750）位于有源区域的预定区域中，其中凹入栅极的底表面与沟槽隔离层的负斜面的侧壁接触。