公开(公告)号：KR1020170036183A

公开(公告)日：2017-04-03

申请号：KR1020150134699

申请日：2015-09-23

Applicant: 삼성전자주식회사

Inventor： 한동우 ,  양광용 ,  이진욱 ,  전경엽 ,  정해건 ,  김도형

IPC: H01L29/78

CPC classification number: H01L21/823431 ,  H01L21/30604 ,  H01L21/823437 ,  H01L27/0886 ,  H01L29/6656 ,  H01L29/66795

Abstract: 본발명의일 실시예에따른반도체소자는, 제 1 영역의기판으로부터돌출되는제 1 활성패턴및 제 2 영역의상기기판으로부터돌출되는제 2 활성패턴을형성하고, 상기제 1 활성패턴상의제 1 게이트구조체들및 상기제 2 활성패턴상의제 2 게이트구조체들을형성하며, 상기제 1 및제 2 게이트구조체들및 상기제 1 및제 2 활성패턴들을덮는코팅막을형성한후에, 상기제 1 게이트구조체들사이의상기제 1 활성패턴내에제 1 리세스영역및 상기제 2 게이트구조체들사이의상기제 2 활성패턴내에제 2 리세스영역을형성하는것을포함한다.

Abstract translation: 根据本发明实施例的半导体器件包括从第一区域的衬底突出的第一有源图案和从第二区域的衬底突出的第二有源图案， 第二有源图案上的栅极结构和第二栅极结构以及在形成覆盖第一和第二栅极结构以及第一和第二有源图案的涂覆膜之后， 在第一有源图案内形成第一凹陷区域，并在第二栅极结构之间形成第二有源图案内的第二凹陷区域。

公开(公告)号：KR1020160127891A

公开(公告)日：2016-11-07

申请号：KR1020150059148

申请日：2015-04-27

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  전경엽 ,  김교혁 ,  박재홍 ,  한제우

IPC: H01L21/3065 ,  H01L21/02 ,  H01L21/3105 ,  H05H1/46

CPC classification number: H01L21/3081 ,  H01L21/02244 ,  H01L21/02252 ,  H01L21/28044 ,  H01L21/28123 ,  H01L21/31144 ,  H01L21/32136 ,  H01L21/32139 ,  H01L27/1085

Abstract: 본발명은싸이클공정을이용한수직패턴의형성방법에관한것으로, 하부막상에텅스텐막을형성하고, 상기텅스텐막에대한식각공정과산화공정을포함하는싸이클공정으로상기텅스텐막을수직패턴으로형성하는것을포함한다. 상기싸이클공정은산소플라즈마를이용하는산화공정으로상기텅스텐을산화시켜텅스텐산화막을형성하고, 염소계열의가스를이용하는식각공정으로상기텅스텐산화막을선택적으로식각하는것을포함한다.

Abstract translation: 用于形成垂直图案的方法包括在下层上形成钨层，并在钨层上执行包括蚀刻工艺和氧化工艺的循环过程以形成垂直图案。 执行循环过程包括通过使用氧等离子体的氧化工艺氧化钨层以形成氧化钨层，并通过使用氯基气体的蚀刻工艺选择性地蚀刻氧化钨层。

公开(公告)号：KR1020140112710A

公开(公告)日：2014-09-24

申请号：KR1020130027113

申请日：2013-03-14

Applicant: 삼성전자주식회사

Inventor： 이정윤 ,  박해중 ,  전경엽 ,  전상진

IPC: H05H1/46 ,  H01L21/3065 ,  H01L21/205

CPC classification number: H01J37/321 ,  H01J37/3211 ,  H01J37/32119 ,  H01J37/32165 ,  H01J37/32651 ,  H01J37/32697 ,  H01L43/12

Abstract: An inductively coupled plasma processing apparatus includes a chamber which provides a space for processing a substrate and has a window formed on the upper side thereof; a substrate stage which supports the substrate in the chamber and has a lower electrode to which a first high frequency signal is applied; an upper electrode which is arranged at the outer part of the chamber to face the lower electrode by interposing the window between them and to which a second high frequency signal is applied; a conductive shield member which covers the window in the chamber; and a shield power supply part which applies a shield signal synchronized with a second frequency signal to the shield member.

Abstract translation: 电感耦合等离子体处理装置包括：腔室，其提供用于处理衬底的空间，并且在其上侧形成有窗口; 衬底台，其在所述腔室中支撑所述衬底并且具有施加了第一高频信号的下电极; 上部电极，其布置在所述腔室的外部，以通过在它们之间插入窗口并且施加第二高频信号来面对所述下部电极; 导电屏蔽构件，其覆盖所述室中的窗口; 以及屏蔽电源部，其向屏蔽部件施加与第二频率信号同步的屏蔽信号。

公开(公告)号：KR1020140112586A

公开(公告)日：2014-09-24

申请号：KR1020130025384

申请日：2013-03-11

Applicant: 삼성전자주식회사 ,  한양대학교 산학협력단

Inventor： 전경엽 ,  정진욱 ,  이정윤

IPC: H05H1/00 ,  H01L21/205 ,  H01L21/3065

CPC classification number: H01J37/32954 ,  H01J37/32935

Abstract: A method for diagnosing plasma according to embodiments of the present invention diagnoses distribution of a space of plasma by multiple floating probes installed on multiple points in the space of plasma, respectively. In other words, probe currents with removed direct current components, of each of the multiple floating probes are measured to calculate point ion density and point electronic temperature on each of the multiple points. And then, probe currents including direct current components of each of the multiple floating probes are measured to calculate the ratio of electronic density for each point of each of the multiple points.

Abstract translation: 根据本发明的实施例的用于诊断等离子体的方法分别通过安装在等离子体空间中的多个点上的多个浮动探针来诊断等离子体空间的分布。 换句话说，测量每个多个浮动探针的去除的直流分量的探针电流，以计算多个点上的点离子密度和点电子温度。 然后，测量包括多个浮动探针中的每一个的直流分量的探针电流，以计算每个多个点的每个点的电子密度比。

公开(公告)号：KR101348280B1

公开(公告)日：2014-01-10

申请号：KR1020070068170

申请日：2007-07-06

Applicant: 삼성전자주식회사

Inventor： 이학선 ,  김명철 ,  전경엽 ,  고차원 ,  이지영

IPC: H01L21/027

Abstract: 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한 반도체 소자의 미세 패턴 형성 방법에 관하여 개시한다. 하드마스크 패턴을 형성하기 위하여 기판상에 식각 특성이 서로 다른 제1 하드마스크층, 제2 하드마스크층, 및 제3 하드마스크층을 차례로 형성한다. 제3 하드마스크층 위에 제1 피치로 반복 형성되는 복수의 제1 희생 패턴을 형성하고, 제1 희생 패턴의 양 측벽에 제1 피치의 1/2인 제2 피치로 반복 형성되는 복수의 제4 하드마스크 패턴을 형성한다. 상기 제4 하드마스크 패턴을 식각 마스크로 하여 제3 하드마스크층, 제2 하드마스크층, 및 제1 하드마스크층을 차례로 식각하여 원하는 높이를 확보하는 제1 하드마스크 패턴을 형성한다. 제1 하드마스크 패턴을 식각마스크로 이용하여 기판을 식각하여 원하는 깊이의 트렌치를 형성한다.
하드마스크, 미세 피치, 더블 패터닝, 트렌치, 소자분리

公开(公告)号：KR100843239B1

公开(公告)日：2008-07-03

申请号：KR1020070023146

申请日：2007-03-08

Applicant: 삼성전자주식회사

Inventor： 전경엽 ,  김명철 ,  이두열 ,  이학선

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L21/0274

Abstract: A method for forming a fine pattern of a semiconductor device by using a double patterning process is provided to improve defects due to an etch rate difference and an etch depth difference between regions by securing a sufficient etch process margin. A plurality of multilayer mask patterns including a first mask pattern(130a) and a buffer mask pattern(132a) is formed on an etching target layer(120) of a substrate(100). A second mask pattern(150b) is formed on the etching target layer in a space between the multilayer mask patterns such that the upper surface of the second mask pattern is higher than those of the multilayer mask patterns. The buffer mask pattern is removed to expose the upper surface of the first mask pattern. A fine pattern is formed by etching the etching target layer by using the first and second mask patterns as etch masks.

Abstract translation: 提供了通过使用双重图案化工艺来形成半导体器件的精细图案的方法，以通过确保足够的蚀刻工艺余量来改善由于蚀刻速率差和区域之间的蚀刻深度差造成的缺陷。 在衬底（100）的蚀刻目标层（120）上形成包括第一掩模图案（130a）和缓冲掩模图案（132a）的多个多层掩模图案。 第二掩模图案（150b）形成在多层掩模图案之间的空间中的蚀刻目标层上，使得第二掩模图案的上表面高于多层掩模图案的上表面。 去除缓冲掩模图案以露出第一掩模图案的上表面。 通过使用第一和第二掩模图案作为蚀刻掩模蚀刻蚀刻目标层来形成精细图案。