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公开(公告)号：KR101881932B1
公开(公告)日：2018-07-27
申请号：KR1020110130476
申请日：2011-12-07
Applicant: 삼성전자주식회사
CPC classification number: H01L43/12 , B81C1/00531 , B82Y10/00 , B82Y25/00 , G11B5/3163 , H01L21/3065 , H01L27/228 , Y10T428/24479
Abstract: 적어도 70 부피%의수소함유가스와, 적어도 2 부피%의 CO 가스로이루어지는식각가스를사용하여자성층을포함하는적층구조를식각한다. 수소함유가스는 CH가스또는 H가스로부터선택되는적어도하나일수 있다. 적어도 70 부피%의수소함유가스와, 적어도 2 부피%의 CO 가스로이루어지는식각가스를사용하는플라즈마식각공정에의해얻어진측벽과, 측벽중 적어도일부영역에서수평방향으로 20 nm 보다크지않은폭을가지는적어도 1 개의자기저항소자를포함하는자기소자를제공한다.
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公开(公告)号：KR101486745B1
公开(公告)日：2015-02-06
申请号：KR1020080109452
申请日：2008-11-05
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8242
CPC classification number: H01L27/11573
Abstract: 전하 트랩형 플래시(CTF) 메모리 소자에 관한 발명으로, 메모리 셀 게이트 전극에 스페이서 없이 오프세트(offset)을 유지 할 수 있는 전하 트랩형 플래시 메모리 소자 및 제조방법을 제공한다. 반도체 기판상에 터널 산화막, 전하 트랩층 및 블로킹 절연막을 형성하고, 상기 블로킹 절연막상에 게이트 전극을 형성 후, 일반적인 식각으로 상기 블로킹 절연막까지 식각하여 게이트 전극을 형성 후, 상기 게이트 전극을 측면 식각(lateral etch)하여 블로킹 절연막의 폭보다 작은 게이트 전극을 형성 후 전하 트랩층을 식각한다.
블로킹 절연막의 폭보다 작은 스페이서가 없는 전하 트랩형 플래시(CTF)를 형성하여 BV를 유지하고 리키지(leakage)를 개선하는 플래시 메모리를 형성할 수 있는 방법을 제공한다.-
公开(公告)号：KR1020140017294A
公开(公告)日：2014-02-11
申请号：KR1020120084075
申请日：2012-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L29/78 , H01L21/336
CPC classification number: H01L27/088 , H01L21/76895 , H01L23/485 , H01L27/0207 , H01L27/1104 , H01L29/78 , H01L29/7833 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device and a method of manufacturing the same are provided. The semiconductor device comprises a transistor arranged on a substrate including a gate insulating pattern, a gate electrode, and impurity regions; a common contact plug electrically connected to one among the gate electrode and the impurity regions; and an etch stopping layer arranged between the side of the gate electrode and the side of the common contact. The common contact plug includes a first conductive pattern electrically connected to the first impurity region and a second conductive pattern electrically connected to the gate electrode. The upper side of the first conductive pattern is higher than that of the gate electrode.
Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括布置在包括栅极绝缘图案，栅极电极和杂质区域的衬底上的晶体管; 电连接到栅电极和杂质区之一的公共接触插塞; 以及设置在所述栅电极的侧面和所述共同触点侧之间的蚀刻停止层。 公共接触插塞包括电连接到第一杂质区的第一导电图案和电连接到栅电极的第二导电图案。 第一导电图案的上侧高于栅电极的上侧。
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公开(公告)号：KR1020100081144A
公开(公告)日：2010-07-14
申请号：KR1020090000437
申请日：2009-01-05
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11568 , H01L21/20 , H01L21/28282 , H01L21/31144 , H01L21/67075
Abstract: PURPOSE: A manufacturing method of a charge trap type non-volatile memory device are provided to prevent the breakdown voltage of a blocking insulation film by covering an active region and an element isolation region with the blocking isolation film. CONSTITUTION: An element isolation pattern(102) is formed within a substrate(100). A recess portion is formed in substrate. A turner insulating layer and a charge trap layer are successively formed on the substrate. The tunnel oxide film and the charge trap layer are etched to form the tunnel oxide file pattern(108) and the charge trap layer pattern(109). The charge trap layer pattern, and the element isolation pattern, and a blocking insulation film(110) locating between the charge trap layer pattern are formed. A gate electrode pattern(111) facing the charge trap layer pattern is formed on the blocking insulation film.
Abstract translation: 目的：提供一种电荷阱型非易失性存储器件的制造方法，以通过用隔离隔离膜覆盖有源区域和元件隔离区域来防止阻挡绝缘膜的击穿电压。 构成：元件隔离图案（102）形成在衬底（100）内。 在基板上形成凹部。 在基板上依次形成转栅绝缘层和电荷陷阱层。 蚀刻隧道氧化物膜和电荷陷阱层以形成隧道氧化物文件图案（108）和电荷陷阱层图案（109）。 形成电荷陷阱层图案和元件隔离图案，以及位于电荷陷阱层图案之间的阻挡绝缘膜（110）。 在阻挡绝缘膜上形成面对电荷陷阱层图案的栅电极图案（111）。
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公开(公告)号：KR1020100050246A
公开(公告)日：2010-05-13
申请号：KR1020080109452
申请日：2008-11-05
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8242
CPC classification number: H01L27/11573 , B82Y10/00 , H01L21/28282 , H01L21/31051 , H01L21/67075 , H01L21/76224
Abstract: PURPOSE: A nonvolatile memory device without a space and a manufacturing method thereof are provided to maintain a braking voltage by forming a charge trap type flash without a smaller space than the width of an blocking insulation layer. CONSTITUTION: A charge trap layer(220) is formed on a tunnel oxide film. A blocking insulation film(230) is formed on the charge trap layer. A control gate electrode layer(240) is formed on the blocking insulation layer. A gate mask is formed on the control gate electrode layer. The gate mask layer and the blocking insulation layer are etched using the gate mask layer as the mask. The width of the gate is reduced by laterally etching the gate electrode layer. The charge trap layer is etched using the blocking insulation layer as the mask.
Abstract translation: 目的：提供一种不具有空间的非易失性存储器及其制造方法，以通过形成不超过阻挡绝缘层的宽度的空间而形成电荷阱型闪光来维持制动电压。 构成：在隧道氧化膜上形成电荷陷阱层（220）。 在电荷陷阱层上形成阻挡绝缘膜（230）。 控制栅电极层（240）形成在阻挡绝缘层上。 在控制栅极电极层上形成栅极掩模。 使用栅极掩模层作为掩模蚀刻栅极掩模层和阻挡绝缘层。 通过横向蚀刻栅极电极层来减小栅极的宽度。 使用阻挡绝缘层作为掩模蚀刻电荷陷阱层。
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Patent Agency Ranking
公开(公告)号：KR1020090004172A
公开(公告)日：2009-01-12
申请号：KR1020070068170
申请日：2007-07-06
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F7/70466 , H01L21/0337 , H01L21/0338
Abstract: A method of forming a fine pitch hard mask and a formation method of fine patterns of semiconductor device are provided to form the various pattern with the excellent CD uniformity by using the double patterning process. The first, second and third hard mask layers(20,30,40) having different etch property are successively formed on a substrate(10). A plurality of first sacrificed patterns(60a) which are repeatedly formed into the first pitch are formed on the third hard mask. A plurality of fourth hard mask patterns(70a) are formed on the side wall of the first sacrificed pattern. The desired first hard mask pattern of the height is formed by etching the third, second and first hard mask layers successively using the fourth hard mask pattern as the etching mask. The trench of the desired depth is created by etching the substrate using the first hard mask pattern as the etching mask.
Abstract translation: 提供形成细间距硬掩模的方法和半导体器件的精细图案的形成方法，以通过使用双重图案化工艺形成具有优异的CD均匀性的各种图案。 具有不同蚀刻性质的第一，第二和第三硬掩模层（20,30,40）依次形成在衬底（10）上。 在第三硬掩模上形成有重复形成为第一间距的多个第一牺牲图案（60a）。 在第一牺牲图案的侧壁上形成多个第四硬掩模图案（70a）。 通过使用第四硬掩模图案作为蚀刻掩模，依次蚀刻第三，第二和第一硬掩模层来形成高度的期望的第一硬掩模图案。 通过使用第一硬掩模图案作为蚀刻掩模蚀刻衬底来产生所需深度的沟槽。
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公开(公告)号：KR101348280B1
公开(公告)日：2014-01-10
申请号：KR1020070068170
申请日：2007-07-06
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한 반도체 소자의 미세 패턴 형성 방법에 관하여 개시한다. 하드마스크 패턴을 형성하기 위하여 기판상에 식각 특성이 서로 다른 제1 하드마스크층, 제2 하드마스크층, 및 제3 하드마스크층을 차례로 형성한다. 제3 하드마스크층 위에 제1 피치로 반복 형성되는 복수의 제1 희생 패턴을 형성하고, 제1 희생 패턴의 양 측벽에 제1 피치의 1/2인 제2 피치로 반복 형성되는 복수의 제4 하드마스크 패턴을 형성한다. 상기 제4 하드마스크 패턴을 식각 마스크로 하여 제3 하드마스크층, 제2 하드마스크층, 및 제1 하드마스크층을 차례로 식각하여 원하는 높이를 확보하는 제1 하드마스크 패턴을 형성한다. 제1 하드마스크 패턴을 식각마스크로 이용하여 기판을 식각하여 원하는 깊이의 트렌치를 형성한다.
하드마스크, 미세 피치, 더블 패터닝, 트렌치, 소자분리-
公开(公告)号：KR100843239B1
公开(公告)日：2008-07-03
申请号：KR1020070023146
申请日：2007-03-08
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/31144 , H01L21/0332 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L21/0274
Abstract: A method for forming a fine pattern of a semiconductor device by using a double patterning process is provided to improve defects due to an etch rate difference and an etch depth difference between regions by securing a sufficient etch process margin. A plurality of multilayer mask patterns including a first mask pattern(130a) and a buffer mask pattern(132a) is formed on an etching target layer(120) of a substrate(100). A second mask pattern(150b) is formed on the etching target layer in a space between the multilayer mask patterns such that the upper surface of the second mask pattern is higher than those of the multilayer mask patterns. The buffer mask pattern is removed to expose the upper surface of the first mask pattern. A fine pattern is formed by etching the etching target layer by using the first and second mask patterns as etch masks.
Abstract translation: 提供了通过使用双重图案化工艺来形成半导体器件的精细图案的方法，以通过确保足够的蚀刻工艺余量来改善由于蚀刻速率差和区域之间的蚀刻深度差造成的缺陷。 在衬底（100）的蚀刻目标层（120）上形成包括第一掩模图案（130a）和缓冲掩模图案（132a）的多个多层掩模图案。 第二掩模图案（150b）形成在多层掩模图案之间的空间中的蚀刻目标层上，使得第二掩模图案的上表面高于多层掩模图案的上表面。 去除缓冲掩模图案以露出第一掩模图案的上表面。 通过使用第一和第二掩模图案作为蚀刻掩模蚀刻蚀刻目标层来形成精细图案。
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公开(公告)号：KR101566921B1
公开(公告)日：2015-11-09
申请号：KR1020090000437
申请日：2009-01-05
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11568
Abstract: 본발명은전하트랩형비휘발성메모리장치의제조방법에관한것으로, 상기전하트랩형비휘발성메모리장치의제조방법은기판내에제 1 방향으로연장형성되는소자분리막패턴을형성하는단계; 상기기판에리세스부를형성하는단계; 상기기판상에터널절연막및 전하트랩막을차례로형성하는단계; 상기리세스부의하부면에위치하는상기전하트랩막의상부면과상기소자분리막패턴의상부이동일한평면에위치하도록상기기판, 상기소자분리막패턴, 상기터널산화막및 상기전하트랩막의일정영역을식각하여, 고립된섬 형상의터널산화막패턴및 전하트랩막패턴을형성하는단계; 상기전하트랩막패턴, 상기소자분리막패턴, 및상기전하트랩막패턴사이에위치하는상기기판의일정영역을덮는블로킹절연막을형성하는단계; 및상기블로킹절연막상에상기전하트랩막패턴과대향하는위치에게이트전극패턴을형성하는단계를포함한다.상기전하트랩형비휘발성메모리장치의제조방법에의하면전하의측방이동에의한동작불량이감소되며, 상기블로킹절연막의항복전압이감소하는것을방지할수 있다.
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