公开(公告)号：KR1019960009888B1

公开(公告)日：1996-07-24

申请号：KR1019880017822

申请日：1988-12-29

Applicant: 삼성전자주식회사

Inventor： 정석우

IPC: G11B27/10

Abstract: an initializing controller for controlling initilizing of a microcomputer(10) in case of reservation recording; a counter for counting a capstan frequency generation signal and up-counting the count outputs; a relay for controlling input of the capstan frequency generation signal to the counter according to SP or LP mode of the microcomputer(10); a latch for receiving the output of the counter to generate a signal according to a second vibrator output signal when a tape ends; a reset controller for resetting the counter when the power is off or tape ends; and a mode controller for controlling a mode change terminal and record normal mode terminal of the microcomputer(10).

Abstract translation: 初始化控制器，用于在预约记录的情况下控制微型计算机（10）的启动; 用于计数主导频率产生信号的计数器和对计数输出进行递增计数; 用于根据所述微计算机（10）的SP或LP模式控制所述主导轴频率产生信号到所述计数器的输入的继电器; 用于接收计数器的输出以在磁带结束时根据第二振动器输出信号产生信号的锁存器; 复位控制器，用于当电源关闭或磁带结束时复位计数器; 以及用于控制模式切换终端并记录微型计算机（10）的正常模式端子的模式控制器。

公开(公告)号：KR1019950020522A

公开(公告)日：1995-07-24

申请号：KR1019930027951

申请日：1993-12-16

Applicant: 삼성전자주식회사

Inventor： 김용산 ,  정석우 ,  정태화

IPC: G11B15/02

Abstract: 이 발명은 자기기록 재생장치 및 모드 제어방법에 관한 것으로서, 이 발명에 따른 자기기록 재생모드 제어방법은 표준속도(SP), 1/2배속(LP), 1/3배속(SLP), 2배속(HP) 및 1/6배속(ULP)으로 비디오 테이프에 정보를 기록하거나 그로부터 12보를 재생할 수 있도록 한 것이다. 따라서, 1시간용 비디오 테이프를 최장 6시간동안 재생, 기록할 수 있고, 또한 30분동안 재생, 기록할 수 있으며, 특히 재생모드시에는 오디오 레벨을 ＋6dB만큼 증가시키고, 기록모드시에는 -6dB만큼 감소시켜 항상 일정한 오디오가 출력될 수 있도록 한 것이다.

公开(公告)号：KR2019890009703U

公开(公告)日：1989-05-31

申请号：KR2019870017998

申请日：1987-10-22

Applicant: 삼성전자주식회사

Inventor： 정석우 ,  이남혁

IPC: H03K17/296

公开(公告)号：KR101835709B1

公开(公告)日：2018-03-08

申请号：KR1020100113855

申请日：2010-11-16

Applicant: 삼성전자주식회사

Inventor： 오규환 ,  강신재 ,  정석우 ,  임동현 ,  이찬미

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  H01L27/224 ,  H01L27/2409 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/141 ,  H01L45/143 ,  H01L45/144 ,  H01L45/146

Abstract: 기판상의스위칭소자가배치된다. 상기스위칭소자상에위치하고, 제1수직두께를가지는제1영역, 및상기제1수직두께보다작은제2수직두께를가지는제2영역을포함하는버퍼전극패턴이배치된다. 상기제1영역상의하부전극패턴이배치된다. 상기제2영역상의트림절연패턴이배치된다. 상기하부전극패턴상의가변저항패턴이배치된다.

Abstract translation: 在基板上布置开关元件。 缓冲电极图案设置在开关元件上并包括具有第一垂直厚度的第一区域和具有小于第一垂直厚度的第二垂直厚度的第二区域。 布置第一区域上的下电极图案。 第二区域上的修整绝缘图案被布置。 在下电极图案上设置可变电阻图案。

公开(公告)号：KR100755675B1

公开(公告)日：2007-09-05

申请号：KR1020060070375

申请日：2006-07-26

Applicant: 삼성전자주식회사

Inventor： 김현수 ,  이상우 ,  윤종호 ,  정석우 ,  정은지

IPC: H01L21/24 ,  H01L21/336

CPC classification number: H01L21/28097 ,  H01L29/66507 ,  H01L29/66545

Abstract: 게이트는 게이트의 상부를 통한 실리사이드화를 제한하면서 그 측면을 통해 실리사이드화된다. 블록킹막은 게이트막 상에 형성될 수 있고, 게이트막의 측벽은 노출된다. 게이트의 측벽 상에 금속막이 형성되고, 열처리되어 게이트막을 실리사이드화한다. 블록킹막 상에 형성된 실리사이드막을 식각 마스크로 사용하는 식각 공정을 통해 게이트의 측벽은 노출될 수 있다.
게이트, 실리사이드

公开(公告)号：KR100704784B1

公开(公告)日：2007-04-10

申请号：KR1020050018781

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 김현수 ,  최길현 ,  윤종호 ,  정석우 ,  정은지

IPC: H01L27/108 ,  H01L29/78

CPC classification number: H01L27/0688 ,  H01L21/8221

Abstract: 적층된 반도체 장치 및 그 제조방법이 제공된다. 이 반도체 장치는 적층되어 형성된 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역을 연결하기 위한 콘택 형성 시 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역이 형성되는 바디 패턴의 측면적을 확장시켜 실리사이드 형성 면적을 넓힌다. 따라서 충분한 실리사이드가 형성되어 접촉 저항이 감소되므로 안정된 연결 구조를 가질 수 있다.

公开(公告)号：KR1020060129841A

公开(公告)日：2006-12-18

申请号：KR1020050050528

申请日：2005-06-13

Applicant: 삼성전자주식회사

Inventor： 정석우 ,  최길현 ,  김병희 ,  윤종호 ,  정은지 ,  김현수

IPC: H01L21/24

CPC classification number: H01L21/28518 ,  H01L21/324 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: A salicide(self-aligned silicide) processing and a method for manufacturing a semiconductor device using the same are provided to remove defects in a metal silicide layer by using two-step annealing processes. A substrate having a silicon region is prepared. A metal film is formed on the substrate. A metal silicide layer is then formed by first annealing the metal film and by second annealing the metal film using in-situ method. At this time, the temperature of the first annealing process is 300~600‹C and the temperature of the second annealing process is 200~300‹C.

Abstract translation: 提供了一种自对准硅化物处理和使用其的半导体器件的制造方法，以通过使用两步退火工艺来去除金属硅化物层中的缺陷。 制备具有硅区域的衬底。 在基板上形成金属膜。 然后通过首先退火金属膜并且使用原位方法对金属膜进行第二次退火来形成金属硅化物层。 此时，第一退火处理的温度为300〜600℃，第二退火处理的温度为200〜300℃。

公开(公告)号：KR1020060109719A

公开(公告)日：2006-10-23

申请号：KR1020050032006

申请日：2005-04-18

Applicant: 삼성전자주식회사

Inventor： 김현수 ,  최길현 ,  윤종호 ,  정석우 ,  정은지

IPC: H01L21/336 ,  H01L21/8244

CPC classification number: H01L21/28518 ,  H01L21/76898 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/11 ,  H01L27/1108

Abstract: A method for forming a semiconductor device with stacked transistors is provided to minimize the resistance of a common contact and to improve a device speed by using an improved ohmic layer structure. A plurality of interlayer dielectrics and semiconductor single crystal layer interposed between the interlayer dielectrics are formed on a semiconductor substrate(100). A common contact hole for exposing partially the substrate to the outside is formed on the resultant structure by using an etching process. A first ohmic layer(162) is formed on the resultant structure to cover a sidewall of the semiconductor single crystal layer in the common contact hole. A second ohmic layer(166) is formed on the resultant structure to cover the exposed portion of the substrate at a bottom of the common contact hole. A common contact plug is filled in the common contact hole.

Abstract translation: 提供了一种用于形成具有堆叠晶体管的半导体器件的方法，以使公共接触的电阻最小化并且通过使用改进的欧姆层结构来提高器件速度。 在半导体衬底（100）上形成介于层间电介质之间的多个层间电介质和半导体单晶层。 通过使用蚀刻工艺在所得到的结构上形成用于将衬底部分地暴露于外部的公共接触孔。 在所得到的结构上形成第一欧姆层（162）以覆盖公共接触孔中的半导体单晶层的侧壁。 在所得结构上形成第二欧姆层（166），以覆盖公共接触孔底部的基板的暴露部分。 常见的接触插头填充在公共接触孔中。

公开(公告)号：KR100553714B1

公开(公告)日：2006-02-24

申请号：KR1020040054860

申请日：2004-07-14

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  한성기 ,  김민주 ,  노관종

IPC: H01L21/336

CPC classification number: H01L21/28518 ,  H01L29/665

Abstract: 자기정렬 실리사이드층을 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막과 상기 활성영역 상부를 가로지르는 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 측벽에 스페이서 절연막이 형성된다. 상기 게이트 패턴의 상부(upper portion)에 제 1 및 제 2 살리사이드층(salicide layer)가 형성되고, 상기 스페이서 절연막과 상기 소자분리막 사이의 활성영역에 각각 제 1 살리사이드층(salicide layer)이 형성된다. 상기 게이트 패턴 상부의 제 1 및 제 2 살리사이드층은 번갈아 서로 연결되어 형성된다. 폭이 좁은 게이트 패턴에 제 1 살리사이드층이 집괴되어 형성된 후 제 2 살리사이드층으로 패치하여 이어진 살리사이드층을 형성할 수 있다.

公开(公告)号：KR1020050089503A

公开(公告)日：2005-09-08

申请号：KR1020040014958

申请日：2004-03-05

Applicant: 삼성전자주식회사

Inventor： 윤종호 ,  최길현 ,  정성희 ,  정석우 ,  김현수 ,  손웅희

IPC: H01L21/24

CPC classification number: H01L21/28518 ,  H01L21/28052 ,  H01L29/665

Abstract: 반도체 장치의 금속 샐리사이드막 특히 코발트 샐리사이드막 형성방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 코발트 샐리사이드막 형성방법은 먼저 실리콘 표면이 노출되어 있는 반도체 장치 상에 물리기상증착법으로 증착된 PVD 코발트막과 화학기상증착법으로 증착된 CVD 코발트막으로 구성된 이중 코발트막을 형성한다. PVD 코발트막과 CVD 코발트막은 인-시츄로 형성하는 것이 바람직하다. 그리고, CVD 코발트막 상에 캡핑막을 형성한다. 계속해서, 실리콘 표면에서 이중 코발트막이 반응을 일으켜서 CoSi막을 형성하도록 1차로 열처리한 다음, 반응하지 않은 이중 코발트막과 캡핑막을 금속 식각액을 사용하여 제거한다. 그리고, CoSi막이 CoSi
2 막으로 전이되도록 2차 열처리 공정을 실시하면, 이중 코발트 샐리사이드막이 형성된다.