公开(公告)号：KR1020040103213A

公开(公告)日：2004-12-08

申请号：KR1020030035146

申请日：2003-05-31

Applicant: 삼성전자주식회사

Inventor： 최한메 ,  김희석 ,  정은애 ,  김성태 ,  김영선 ,  임기빈 ,  남갑진

IPC: H01L27/108

Abstract: PURPOSE: A method of forming a resistor in a semiconductor device is provided to obtain the resistor without the degradation of a capacitor due to a high temperature by performing a low temperature process using P or B doped poly Si1-xGex. CONSTITUTION: A doped poly Si1-xGex layer is formed on a substrate. A resist with a doped poly Si1-xGex pattern(120a) is formed by patterning selectively the doped poly Si1-xGex layer. The doped poly Si1-xGex layer is doped with P or B. The doped poly Si1-xGex layer is formed by using an ALD(Atomic Layer Deposition) or a CVD(Chemical Vapor Deposition) in a temperature range of 350 to 500°C.

Abstract translation: 目的：提供一种在半导体器件中形成电阻器的方法，以通过使用P或B掺杂的多晶Si1-xGex进行低温工艺，由于高温而获得电阻器而不会导致电容器劣化。 构成：在衬底上形成掺杂的多晶Si1-xGex层。 通过对掺杂的多晶Si1-xGex层选择性地构图，形成具有掺杂多晶Si1-xGex图案（120a）的抗蚀剂。 掺杂的多晶Si1-xGex层掺杂有P或B.掺杂的多晶Si1-xGex层通过在350至500℃的温度范围内使用ALD（原子层沉积）或CVD（化学气相沉积）形成 。

公开(公告)号：KR1020020078811A

公开(公告)日：2002-10-19

申请号：KR1020010018961

申请日：2001-04-10

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  황두섭 ,  유차영

IPC: H01L21/30

CPC classification number: H01L21/02315 ,  H01L21/02183 ,  H01L21/02197 ,  H01L21/31683 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to control generation of metal oxide caused by a subsequent annealing process and to improve surface morphology of a metal layer, by oxidizing the metal layer at a temperature lower than that of the annealing process before the metal layer is annealed in an oxygen atmosphere. CONSTITUTION: The metal layer(4a) is formed on a semiconductor substrate. The metal layer is oxidized at the first temperature so that the upper portion(5) of the metal layer is changed to be a mixed phase of metal and oxygen constituting the metal layer. The metal layer having the metal-oxygen mixed phase is annealed at the second temperature higher than the first temperature in an oxygen atmosphere.

Abstract translation: 目的：提供一种制造半导体器件的方法，用于控制随后的退火工艺引起的金属氧化物的生成，并通过在低于退火工艺的温度的温度下氧化金属层来改善金属层的表面形貌 金属层在氧气氛中退火。 构成：金属层（4a）形成在半导体衬底上。 金属层在第一温度下被氧化，使得金属层的上部（5）变为构成金属层的金属和氧的混合相。 具有金属 - 氧混合相的金属层在氧气氛中在高于第一温度的第二温度下进行退火。

公开(公告)号：KR1020020009215A

公开(公告)日：2002-02-01

申请号：KR1020000042754

申请日：2000-07-25

Applicant: 삼성전자주식회사

Inventor： 황두섭 ,  정은애 ,  유차영 ,  박영욱

IPC: H01L21/205

Abstract: PURPOSE: A vaporizer for supplying gas to a CVD(Chemical Vapor Deposition) chamber is provided to improve efficiency of a CVD chamber by supplying smoothly a gas to the CVD chamber. CONSTITUTION: A liquid source supply portion(110) has a liquid source supply tube(111). The liquid source supply tube(111) has a small inside diameter. A plurality of cooling tube(112a,112b) is arranged around the liquid source supply tube(111). The cooling tubes(112a,112b) are used for supplying or exhausting a cooling gas such as air or an N2 gas or an Ar gas. The liquid source supply tube(111) is connected with a vaporization portion(120) through a heat-sink plate(113). The vaporization portion(120) has a vaporization tube(121). The inside diameter of the vaporization tube(121) is larger than the inside diameter of the liquid source supply tube(111). An internal heater(122) is arranged around the vaporization tube(121). A gas source supply portion(130) has a gas source supply tube(131) connected with the vaporization tube(121).

Abstract translation: 目的：提供一种用于向CVD（化学气相沉积）室供应气体的蒸发器，以通过向CVD室中平稳供应气体来提高CVD室的效率。 构成：液体源供给部（110）具有液体源供给管（111）。 液体源供给管（111）的内径小。 多个冷却管（112a，112b）布置在液体源供应管（111）周围。 冷却管（112a，112b）用于供给或排出诸如空气或N 2气体或Ar气体的冷却气体。 液体源供给管（111）通过散热板（113）与汽化部（120）连接。 蒸发部分（120）具有蒸发管（121）。 蒸发管（121）的内径大于液体源供给管（111）的内径。 内部加热器（122）布置在蒸发管（121）周围。 气源供给部（130）具有与蒸发管（121）连接的气体源供给管（131）。

公开(公告)号：KR102245133B1

公开(公告)日：2021-04-28

申请号：KR1020140137857

申请日：2014-10-13

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  최정달 ,  나카니시,토시로 ,  김유빈 ,  남갑진 ,  이동규 ,  자오,광판

IPC: H01L29/78 ,  H01L21/336

Abstract: 본발명의기술적사상은다양한크기의 finFET들을구비한로직소자의성능을향상시킬수 있고, 또한핀의스케일링에따른로직소자의성능을향상시키면서도 I/O 소자의신뢰성을향상시키고누설전류를방지할수 있는이종게이트구조의 FET를구비한반도체소자및 그제조방법을제공한다. 그반도체소자는기판; 상기기판상에형성된트리플(triple)-게이트구조의제1 핀전계효과트랜지스터(fin Field Effect Transistor: finFET); 및상기기판상에형성된더블(double)-게이트구조의제2 finFET;를포함한다.

公开(公告)号：KR101847630B1

公开(公告)日：2018-05-24

申请号：KR1020130035314

申请日：2013-04-01

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  남갑진 ,  김진석 ,  민지영 ,  정은애

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L29/7827

Abstract: 반도체소자및 이를채택하는전자장치를제공한다. 이반도체소자는반도체기판의활성영역내에배치된제1 소스/드레인영역및 제2 소스/드레인영역을포함한다. 상기활성영역을가로지는게이트구조체가배치된다. 상기게이트구조체는상기제1 및제2 소스/드레인영역들사이에배치된다. 상기게이트구조체는제1 부분및 제1 부분상의제2 부분을가지며, 상기활성영역의상부면보다낮은레벨에배치된게이트전극; 상기게이트전극상의절연성캐핑패턴; 상기게이트전극과상기활성영역사이의게이트유전체; 및상기게이트전극의상기제2 부분과상기활성영역사이의빈 공간을포함한다.

公开(公告)号：KR1020150055219A

公开(公告)日：2015-05-21

申请号：KR1020130137235

申请日：2013-11-12

Applicant: 삼성전자주식회사

Inventor： 김진석 ,  남갑진 ,  김동환 ,  김수환 ,  나카니시토시로 ,  백성권 ,  안태현 ,  정은애

IPC: H01L21/31

CPC classification number: H01L21/28185 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66795 ,  H01L29/7833

Abstract: 개시된반도체장치제조방법은활성영역을갖는반도체기판을마련하는단계와, 상기활성영역에게이트절연을위한유전막을형성하는단계와, 상기유전막상에저마늄(Ge)이함유된물질로이루어진큐어링층을형성하는단계와, 상기큐어링층을열처리하는단계와상기큐어링층을제거하는단계를포함한다. 상기저마늄이함유된물질은 SiGe 또는 Ge일수 있다.

Abstract translation: 公开的制造半导体器件的方法包括以下步骤：制备具有有源区的半导体衬底; 在有源区上形成用于绝缘栅极的绝缘膜; 在所述电介质膜上形成由含有锗（Ge）的材料制成的固化层; 热处理固化层; 并去除固化层。 含锗的材料可以是SiGe或Ge。

公开(公告)号：KR1020140016694A

公开(公告)日：2014-02-10

申请号：KR1020120083753

申请日：2012-07-31

Applicant: 삼성전자주식회사

Inventor： 민지영 ,  남갑진 ,  정은애 ,  최정달 ,  김진석 ,  백성권

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/092 ,  H01L21/823437 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L21/823857

Abstract: The present invention relates to a semiconductor device manufacturing method which forms a thin film on a substrate including a first region and a second region. A gate insulation film is formed on the thin film. A lower electrode film is formed on the gate insulation film. The gate insulation film is exposed at the second region by removing a part of the lower electrode film positioned at the second region. Nitrogen is injected to the part of the thin film positioned at the exposed gate thin film or under the same. An upper electrode film is formed at the lower electrode film remaining at the first region, and the exposed gate insulation film part. A first gate structure and a second gate structure are respectively formed at the first and second regions by partially removing the upper electrode film, the lower electrode film, the gate insulation film, and the thin film.

Abstract translation: 本发明涉及在包括第一区域和第二区域的基板上形成薄膜的半导体器件制造方法。 在薄膜上形成栅极绝缘膜。 在栅极绝缘膜上形成下部电极膜。 通过去除位于第二区域的下部电极膜的一部分，在第二区域露出栅极绝缘膜。 将氮气注入位于暴露的栅极薄膜处的薄膜的部分或其下方。 在保持在第一区域的下电极膜和暴露的栅绝缘膜部分上形成上电极膜。 通过部分去除上电极膜，下电极膜，栅极绝缘膜和薄膜，分别在第一和第二区域形成第一栅极结构和第二栅极结构。

公开(公告)号：KR100924699B1

公开(公告)日：2009-11-03

申请号：KR1020080102562

申请日：2008-10-20

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  김기선 ,  김영선 ,  노진태

IPC: H01L21/8242 ,  H01L27/108

Abstract: 양호한 콘택홀 식각 프로파일을 가지며 유전막의 열적 열화를 방지하여 커패시터 누설전류 특성이 향상되는 커패시터를 포함한 반도체 소자 및 그 제조방법이 제공된다. 본 발명의 반도체 소자는 커패시터의 하부전극과, 상기 하부전극의 표면 상에 형성된 유전막과, 상기 유전막 상에 형성되며 도프트 폴리 Si
1-x Ge
x 층을 포함하는 커패시터의 상부전극과, 상기 도프트 폴리 Si
1-x Ge
x 층 상에 형성되며, 상기 폴리 Si
1-x Ge
x 층의 일부를 노출시키는 콘택홀이 형성된 층간절연물층과 상기 콘택홀을 매립하는 금속 콘택플러그 및 상기 금속 콘택플러그와 연결되며 상기 층간절연물층 위로 형성된 배선층을 포함한다.
콘택플러그, 식각 프로파일, 폴리SiGe층, Ge 함량

公开(公告)号：KR1020080018685A

公开(公告)日：2008-02-28

申请号：KR1020060081179

申请日：2006-08-25

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  김기선 ,  김영선 ,  노진태

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/75 ,  H01L21/0237 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/0262 ,  H01L21/02667 ,  H01L27/10852

Abstract: A semiconductor interconnection structure, a semiconductor device having a capacitor and a manufacturing method thereof are provided to reduce degradation of a capacitor dielectric layer and remarkably improve leakage current of the capacitor, by being compared with a conventional capacitor fabrication process using high temperature. A poly Si(1-x)Gex layer contains Ge of 10 to 70%. An interlayer dielectric(75) is disposed on the poly Si(1-x)Gex layer and has a contact hole partially exposing the poly Si(1-x)Gex layer. A metal contact plug(85) is formed in the contact hole of the interlayer dielectric, and an interconnection layer(87) is disposed on the interlayer dielectric, and is connected to the metal contact plug. The poly Si(1-x)Gex layer has a poly Si(1-x)Gex layer doped with n-type or p-type impurity at a temperature of 550 deg.C or less.

Abstract translation: 提供半导体互连结构，具有电容器的半导体器件及其制造方法，通过与使用高温的传统电容器制造工艺进行比较来减少电容器介电层的劣化并显着提高电容器的漏电流。 多晶硅（1-x）Gex层含有10〜70％的Ge。 层间电介质（75）设置在多晶硅（1-x）Gex层上，并且具有部分地暴露多晶硅（1-x）Gex层的接触孔。 金属接触插塞（85）形成在层间电介质的接触孔中，并且互连层（87）设置在层间电介质上，并连接到金属接触插塞。 多晶Si（1-x）Gex层在550℃或更低的温度下具有掺杂n型或p型杂质的多晶硅（1-x）Gex层。

公开(公告)号：KR1020070034248A

公开(公告)日：2007-03-28

申请号：KR1020050088712

申请日：2005-09-23

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  이충만 ,  김영선 ,  윤경렬 ,  여재현 ,  정은애 ,  임기빈

IPC: H01L27/108

CPC classification number: H01L28/75 ,  H01L23/5223 ,  H01L28/91

Abstract: 본 발명은 반도체 기판에 형성된 하부 전극, 상기 하부 전극 상에 형성되고 산화물로 이루어진 유전막, 및 상기 유전막 상에 형성된 상부 전극을 포함하는 MIM(Metal-insulator-Metal)형 커패시터 및 이의 제조 방법을 개시한다. 특히, 상기 하부 전극은 상기 반도체 기판에 형성되고 금속 질화물을 포함하는 제1 금속막, 및 상기 제1 금속막 상에 형성되고 알루미늄을 포함하는 제2 금속막을 포함한다. 상세하게 상기 제1 금속막은 제2 금속막이 상기 반도체 기판으로 확산을 방지하고, 열적 화학적으로 안정한 TiN을 포함하고, 제2 금속막은 일함수가 약 4.6 내지 약 5.2V로 크고 내산화성이 우수한 TiAlN을 포함하는 MIM형 커패시터 및 이의 제조 방법을 개시한다.
MIM형 커패시터, TiAlN, TiN, 내산화성, 일함수