公开(公告)号：KR1020070006973A

公开(公告)日：2007-01-12

申请号：KR1020050061952

申请日：2005-07-09

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L21/8238 ,  H01L21/336

Abstract: A method for fabricating a dual metal gate transistor is provided to form a dual metal gate having excellent matching with a basic process of silicon without damaging a gate insulation layer by selectively inducing silicon reaction of metal by a conductive diffusion blocking layer. A first well(100a) of first conductivity type and a second well(100b) of second conductivity type different from the first conductivity type are formed in a semiconductor substrate(100). A gate insulation layer(200) is formed on the first and the second wells. A metal layer(300) is formed on the gate insulation layer. A conductive diffusion blocking layer(400) is formed on the metal layer on the first well. A silicon layer(500) is formed on the metal layer having the conductive diffusion blocking layer. An annealing process is performed on the semiconductor substrate so that the metal layer on the second well is reacted with the silicon layer to form a metal silicon compound layer(600). The metal layer is made of metal having a work function proper for forming a pMOS. The metal silicon compound layer is made of a silicon compound having a work function proper for forming nMOS of the metal.

Abstract translation: 提供一种用于制造双金属栅极晶体管的方法，以通过选择性地通过导电扩散阻挡层诱导金属的硅反应而形成具有与硅的基本工艺具有优异匹配性的双金属栅极而不损坏栅极绝缘层。 在半导体衬底（100）中形成第一导电类型的第一阱（100a）和不同于第一导电类型的第二导电类型的第二阱（100b）。 在第一和第二阱上形成栅绝缘层（200）。 在栅绝缘层上形成金属层（300）。 在第一阱上的金属层上形成导电扩散阻挡层（400）。 在具有导电扩散阻挡层的金属层上形成硅层（500）。 在半导体衬底上进行退火处理，使得第二阱上的金属层与硅层反应形成金属硅化合物层（600）。 金属层由具有适于形成pMOS的功函的金属制成。 金属硅化合物层由具有适于形成金属的nMOS的功函的硅化合物制成。

公开(公告)号：KR1020060133933A

公开(公告)日：2006-12-27

申请号：KR1020060122818

申请日：2006-12-06

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  이화성 ,  최재광

IPC: H01L21/336

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device and its manufacturing method are provided to secure the reliability by reducing a leakage current and a threshold voltage enough using an enhanced dual gate insulating layer structure composed of different material portions. A semiconductor device comprises a semiconductor substrate and first and second gate structures. The substrate(100) includes a first doped region and a second doped region. The first and second gate structures(107,117) are formed on the first and second doped regions, respectively. The first gate structure is composed of a first gate insulating layer(104) made of a first high-k dielectric material and a first gate electrode(106). The second gate structure is composed of a second gate insulating layer(114) made of a second high-k dielectric material and a second gate electrode(116).

Abstract translation: 提供半导体器件及其制造方法，以通过使用由不同材料部分组成的增强型双栅极绝缘层结构足够地减少泄漏电流和阈值电压来确保可靠性。 半导体器件包括半导体衬底和第一和第二栅极结构。 衬底（100）包括第一掺杂区和第二掺杂区。 第一和第二栅极结构（107,117）分别形成在第一和第二掺杂区上。 第一栅极结构由由第一高k电介质材料制成的第一栅极绝缘层（104）和第一栅电极（106）组成。 第二栅极结构由由第二高k电介质材料制成的第二栅极绝缘层（114）和第二栅电极（116）组成。

公开(公告)号：KR100639673B1

公开(公告)日：2006-10-30

申请号：KR1020030094813

申请日：2003-12-22

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  도석주 ,  김윤석

IPC: H01L21/336

CPC classification number: H01L21/28194 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 고유전 합금으로 이루어지는 게이트 유전막을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 이 반도체소자는 반도체기판 상에 제공된 게이트 전극을 구비한다. 상기 반도체기판과 상기 게이트 전극 사이에 개재된 게이트 유전막이 제공된다. 이 경우에, 상기 게이트 유전막은 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 하나의 제1 원소, Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 하나의 제2 원소 및 O를 구비한다. 여기서, 상기 게이트 유전막 내의 상기 제2 원소의 수는 상기 제1 원소의 수보다 많다. 상기 게이트 유전막과 상기 게이트 전극 사이에 개재된 확산 방지막이 제공된다.
게이트 유전막, 고유전막, 합금, 확산방지막

公开(公告)号：KR100618815B1

公开(公告)日：2006-08-31

申请号：KR1020030079908

申请日：2003-11-12

Applicant: 삼성전자주식회사

Inventor： 이종호 ,  강호규 ,  정형석 ,  도석주 ,  김윤석

IPC: H01L21/336

CPC classification number: H01L21/823857

Abstract: 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명 반도체 소자는 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터를 포함한다. 제1 트랜지스터를 구성하기 위하여 제1 도전형 채널 영역 위에는 HfO
2 막을 가지는 제1 게이트 절연막이 형성되어 있다. 제2 트랜지스터를 구성하기 위하여 제2 도전형 채널 영역 위에는 Al
2 O
3 막을 가지는 제2 게이트 절연막이 형성되어 있다. 이 구조를 제조하기 위하여, 반도체 기판의 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하고 이를 어닐링한다. 어닐링된 제1 고유전막 위에 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 어닐링된 제1 고유전막이 노출되도록 제2 고유전막을 선택적으로 제거한다. 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.
게이트 절연막, NMOS, PMOS, 고유전막, 트랜지스터, Vt

公开(公告)号：KR1020060047193A

公开(公告)日：2006-05-18

申请号：KR1020050032033

申请日：2005-04-18

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  이화성 ,  최재광

IPC: H01L21/336 ,  H01L21/31

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 장치 및 그 제조 방법에서, 기판 상에 형성되고, 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, n형 불순물이 도핑된 소스/드레인 영역을 포함하거나, 기판 상에 형성되고, 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, p형 불순물이 도핑된 소스/드레인 영역을 포함한다.

公开(公告)号：KR1020060034467A

公开(公告)日：2006-04-24

申请号：KR1020040083595

申请日：2004-10-19

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  이종호 ,  정형석

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/28

CPC classification number: H01L21/28185 ,  H01L21/28079 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517

Abstract: 특성 및/또는 신뢰성이 향상된 트랜지스터가 제공된다. 트랜지스터는 채널 영역 상에 형성된 다층 유전체막으로, 다층 유전체막 전체 두께의 1/2 이상의 두께를 가지고 금속산화물, 금속실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막과 하부 유전체막 상에 형성되고 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 구비하는 다층 유전체막 및 다층 유전체막상에 형성된 게이트 전극을 포함한다. 트랜지스터의 제조 방법 또한 제공된다.
다층 유전체막, 다층 게이트 전극, 금속 실리케이트, 3족 금속 산화물, 문턱 전압

公开(公告)号：KR1020050109036A

公开(公告)日：2005-11-17

申请号：KR1020040099511

申请日：2004-11-30

Applicant: 삼성전자주식회사

Inventor： 김윤석 ,  김종표 ,  임하진 ,  이종호 ,  박재언 ,  정형석 ,  양종호

IPC: H01L21/205

CPC classification number: C23C16/45527 ,  C23C16/06 ,  C23C16/4408 ,  C23C16/45553

Abstract: 원자층 증착 기술을 이용한 금속 실리케이트막 형성 방법들을 제공한다. 이 방법들은 금속 실리케이트막 형성 사이클을 적어도 1회 실시하여 원하는 두께의 상기 금속 실리케이트막을 형성한다. 상기 금속 실리케이트막 형성 사이클은 금속 산화막 형성 사이클을 K회 반복하는 단계 및 실리콘산화막 형성 사이클을 Q회 반복하는 단계를 구비한다. 상기 K 및 Q는 각각 1 이상 10 이하의 정수이다. 상기 금속 산화막 형성 사이클은 금속 원료 가스를 주입하고, 반응기 내에 잔류하는 상기 금속 원료 가스를 배출하여 상기 반응기 내부를 정화하고, 상기 반응기에 산화 가스를 주입하고, 상기 반응기 내부를 정화하는 단계를 구비한다. 상기 실리콘산화막 형성 사이클은 실리콘 원료 가스를 주입하고, 반응기 내에 잔류하는 상기 실리콘 원료 가스를 배출하여 상기 반응기 내부를 정화하고, 상기 반응기에 산화 가스를 주입하고, 상기 반응기 내부를 정화하는 단계를 구비한다.

公开(公告)号：KR102064890B1

公开(公告)日：2020-02-11

申请号：KR1020130125740

申请日：2013-10-22

Applicant: 삼성전자주식회사

Inventor： 이해철 ,  이재학 ,  정형석 ,  허준호

IPC: H03M13/00 ,  H04L1/00

公开(公告)号：KR1020160026486A

公开(公告)日：2016-03-09

申请号：KR1020140115483

申请日：2014-09-01

Applicant: 삼성전자주식회사

Inventor： 김원홍 ,  송문균 ,  이민주 ,  정형석

IPC: H01L21/336 ,  H01L21/324 ,  H01L29/78

CPC classification number: H01L29/511 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/823821 ,  H01L21/823842 ,  H01L27/0924 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/7848

Abstract: 반도체장치의제조방법이제공된다. 반도체장치의제조방법은, 기판상에인터페이스막을형성하고, 인터페이스막상에제1 유전율을갖는제1 게이트절연막을형성하고, 제1 게이트절연막상에제1 유전율보다작은제2 유전율을갖는제2 게이트절연막을형성하고, 기판을어닐링하고, 기판을어닐링한후, 제1 및제2 게이트절연막을질화(nidridation)시키고, 제1 및제2 게이트절연막을질화시킨후, 제1 및제2 게이트절연막상에일함수조절막을형성하고, 일함수조절막상에메탈게이트전극을형성하는것을포함하되, 일함수조절막과메탈게이트전극중 적어도하나는알루미늄(Al)을포함한다.

Abstract translation: 提供一种制造半导体器件的方法。 制造半导体器件的方法包括以下步骤：在衬底上形成界面层; 在所述界面层上形成具有第一介电常数的第一栅绝缘层; 在所述第一栅极绝缘层上形成具有小于所述第一介电常数的第二介电常数的第二栅极绝缘层; 退火基板; 在对衬底退火之后氮化第一和第二栅极绝缘层; 在对所述第一和第二栅极绝缘层进行氮化之后，在所述第一和第二栅极绝缘层上形成功函数控制层; 以及在功函数控制层上形成金属栅电极。 来自功函数控制层和金属栅电极的至少一个包括铝（Al）。 因此，制造半导体器件的方法提高了性能和操作可靠性。

公开(公告)号：KR1020080079940A

公开(公告)日：2008-09-02

申请号：KR1020070020593

申请日：2007-02-28

Applicant: 삼성전자주식회사

Inventor： 정영수 ,  정형석 ,  허성 ,  백현석

IPC: H01L27/146

CPC classification number: H01L29/517 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/4966

Abstract: A CMOS semiconductor device and a manufacturing method thereof are provided to prevent reduction of performance by eliminating a reaction between heterogeneous materials. A CMOS semiconductor device includes an nMOS region and a pMOS region. A gate including a poly-Si capping layer(5) and a metal nitride layer(3a,3b) deposited under the poly-Si capping layer are formed in the nMOS region and the pMOS region, respectively. A gate insulating layer(2) is formed in a lower part of each gate of the nMOS region and the pMOS region. The metal nitride layers of the nMOS region and the pMOS region are made of a homogeneous material. The metal nitride layers of the nMOS region and the pMOS region has different work functions according to a concentration difference of impurities.

Abstract translation: 提供CMOS半导体器件及其制造方法，以通过消除异质材料之间的反应来防止性能降低。 CMOS半导体器件包括nMOS区和pMOS区。 在nMOS区域和pMOS区域分别形成包括多晶硅覆盖层（5）和沉积在多晶硅覆盖层下方的金属氮化物层（3a，3b）的栅极。 栅极绝缘层（2）形成在nMOS区域和pMOS区域的每个栅极的下部。 nMOS区域和pMOS区域的金属氮化物层由均质材料制成。 根据杂质的浓度差，nMOS区域和pMOS区域的金属氮化物层具有不同的功函数。