公开(公告)号：KR101159075B1

公开(公告)日：2012-06-25

申请号：KR1020060058098

申请日：2006-06-27

Applicant: 삼성전자주식회사

Inventor： 조중래 ,  이은홍 ,  겐리크스테파노비치 ,  부림

IPC: H01L27/115

CPC classification number: H01L45/04 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/146 ,  Y10S438/90

Abstract: 본 발명은 n+ 계면층을 구비한 가변저항 랜덤액세스 메모리소자에 관한 것이다. 개시된 메모리 소자는, 하부 전극; 상기 하부 전극 상에 형성된 n+ 계면층; 상기 n+ 계면층 상에 형성된 버퍼층; 상기 버퍼층 상에 형성되며 가변 저항 특성을 지닌 산화물층; 및 상기 산화물층 상에 형성된 상부 전극;을 구비하는 것을 특징으로 한다.

公开(公告)号：KR1020080048757A

公开(公告)日：2008-06-03

申请号：KR1020060119123

申请日：2006-11-29

Applicant: 삼성전자주식회사

Inventor： 김광희 ,  이은홍 ,  조중래 ,  허지현 ,  이효석

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L45/1253 ,  H01L27/2418 ,  H01L45/1233

Abstract: A resistive random access memory device and a manufacturing method thereof are provided to reduce distribution of voltages by forming a current path between a protrusion and an electrode facing the protrusion. A resistive random access memory device includes a switching element and a storage node(S) connected to the switching element. The storage node includes a stacked structure of a first electrode(40), a resistance change layer(50), and a second electrode(60). At least, one of the first and second electrodes includes a protrusion protruded to the resistance change layer. A manufacturing method of the resistive random access memory device includes a process for forming the storage node, a process for forming the first electrode and the resistance change layer, a process for forming a groove along a grain boundary of the resistance change layer, and a process for forming a second electrode on the resistance change layer.

Abstract translation: 提供了一种电阻随机存取存储器件及其制造方法，以通过在突起和面向突起的电极之间形成电流路径来减小电压分布。 电阻随机存取存储器件包括开关元件和连接到开关元件的存储节点（S）。 存储节点包括第一电极（40），电阻变化层（50）和第二电极（60）的堆叠结构。 至少第一和第二电极中的一个包括突出到电阻变化层的突起。 电阻式随机存取存储装置的制造方法包括形成存储节点的处理，形成第一电极和电阻变化层的工序，沿着电阻变化层的晶界形成槽的工序，以及 用于在电阻变化层上形成第二电极的工艺。

公开(公告)号：KR1020070111840A

公开(公告)日：2007-11-22

申请号：KR1020060045154

申请日：2006-05-19

Applicant: 삼성전자주식회사

Inventor： 조성일 ,  조중래 ,  이은홍 ,  유인경

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C13/0007 ,  G11C2213/32 ,  G11C2213/51 ,  H01L27/112 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

Abstract: A non volatile memory device using an oxygen vacancy metal oxide and a manufacturing method thereof are provided to implement stable memory switching property by applying the oxygen vacancy metal oxide to a storage node, so that a standard deviation of the storage node is decreased. A non volatile memory device using an oxygen vacancy metal oxide comprises a switching device and a storage node(19) connected to the switching device. The storage node comprises a lower electrode(12), an oxygen vacancy metal oxide layer(14) formed at the lower electrode, a data storage layer(16) formed on the oxygen vacancy metal oxide layer, and an upper electrode(18) formed on the data storage layer.

Abstract translation: 提供了使用氧空位金属氧化物的非易失性存储器件及其制造方法，以通过将氧空位金属氧化物施加到存储节点来实现稳定的存储器开关特性，使得存储节点的标准偏差减小。 使用氧空位金属氧化物的非易失性存储器件包括连接到开关器件的开关器件和存储节点（19）。 存储节点包括下电极（12），形成在下电极处的氧空位金属氧化物层（14），形成在氧空位金属氧化物层上的数据存储层（16）和形成的上电极（18） 在数据存储层。

公开(公告)号：KR100738116B1

公开(公告)日：2007-07-12

申请号：KR1020060063502

申请日：2006-07-06

Applicant: 삼성전자주식회사

Inventor： 이은홍 ,  조중래 ,  겐리치스테파노비치

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR100695150B1

公开(公告)日：2007-03-14

申请号：KR1020050039726

申请日：2005-05-12

Applicant: 삼성전자주식회사

Inventor： 조중래 ,  유인경 ,  최양규 ,  조성일

IPC: H01L29/78

CPC classification number: H01L49/003

Abstract: 본 발명은 금속-절연체 변환 물질을 이용한 트랜지스터 및 그 제조 방법에 관한 것이다. 기판; 상기 기판 상에 형성된 절연층; 상기 절연층 상에 이격되어 형성된 소스 및 드레인; 상기 소스 및 드레인 표면에 각각 형성된 터널링 장벽층; 상기 터널링 장벽층 및 상기 절연층 상에 형성된 금속-절연체 변환 물질층; 상기 금속-절연체 변환 물질층 상에 적층된 유전체층; 및 상기 유전막층 상에 형성된 게이트 전극층;을 포함하는 것을 포함한다.

公开(公告)号：KR100668347B1

公开(公告)日：2007-01-12

申请号：KR1020050096515

申请日：2005-10-13

Applicant: 삼성전자주식회사

Inventor： 현재웅 ,  유인경 ,  박윤동 ,  조중래 ,  조성일

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/108 ,  H01L27/101 ,  H01L27/2436 ,  H01L45/146

Abstract: A semiconductor memory device having a metal insulator transition resistor is provided to reduce refresh time and to increase retention time by using the metal insulator transition resistor. A semiconductor substrate(105) includes a source region(115) and a drain region(110). A gate dielectric(120) is disposed on a part of the semiconductor substrate between the source region and the drain region to form a gate electrode(125). A storage node electrode(150) is formed on the source region of the semiconductor substrate. An MIT(Metal Insulator Transition) layer(140) is disposed between the source region and the storage node electrode. The MIT layer is transitioned between a dielectric and a conductor according to an applied voltage.

Abstract translation: 提供了具有金属绝缘体转换电阻器的半导体存储器件，以通过使用金属绝缘体转换电阻来减少刷新时间并增加保持时间。 半导体衬底（105）包括源区（115）和漏区（110）。 栅极电介质（120）设置在源极区域和漏极区域之间的半导体衬底的一部分上以形成栅电极（125）。 存储节点电极（150）形成在半导体衬底的源极区上。 MIT（金属绝缘体转移）层140设置在源区和存储节点电极之间。 MIT层根据施加的电压在电介质和导体之间转变。

公开(公告)号：KR100647332B1

公开(公告)日：2006-11-23

申请号：KR1020050071483

申请日：2005-08-04

Applicant: 삼성전자주식회사

Inventor： 이명재 ,  유인경 ,  조성일 ,  박윤동 ,  조중래 ,  서순애

IPC: H01L27/115

公开(公告)号：KR100601953B1

公开(公告)日：2006-07-14

申请号：KR1020040030928

申请日：2004-05-03

Applicant: 삼성전자주식회사

Inventor： 박영수 ,  이정현 ,  조중래 ,  구준모 ,  김석필 ,  신상민

IPC: H01L27/105

CPC classification number: H01L28/91 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65

Abstract: 본 발명은 메모리 소자의 캐패시터 및 그 제조 방법에 관한 것이다. 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서, 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서, 상기 트랜지스터 구조체의 불순물 영역 상에 형성되며, 금속 전극 및 상기 금속 전극의 일부 영역에 형성된 금속 산화물 전극을 포함하는 하부 전극; 상기 하부 전극에 포함된 금속 전극 및 금속 산화물 전극과 각각 접촉하며 형성된 강유전체층; 및 상기 강유전체층 상에 형성된 상부 전극;을 포함하는 메모리 소자의 캐패시터 및 그 제조 방법을 제공한다. 따라서, 피로 특성이 좋으며, 고집적 반도체 메모리 소자의 구현이 가능하다.

公开(公告)号：KR1020060054812A

公开(公告)日：2006-05-23

申请号：KR1020040093639

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 조중래 ,  유인경 ,  이명재

IPC: H01L21/336

CPC classification number: H01L29/685

Abstract: 채널의 물성이 인가전압에 따라 가변적인 트랜지스터와 그 제조 및 동작 방법에 관해 개시되어 있다. 개시된 본 발명은 기판 상에 라인 형태로 구비된 제1 도전층과, 상기 제1 도전층 상에 형성된 순차적으로 적층된 상전이층과 제2 도전층과, 상기 제2 도전층 상에 이격되게 형성된 제1 및 제2 전류 방향 제한 수단과, 상기 제1 및 제2 전류 방향 제한 수단 상에 각각 형성된 제3 및 제4 도전층과, 상기 제3 도전층에 연결된 워드라인과, 상기 제4 도전층에 연결된 비트라인과, 상기 워드라인에 연결된 전압 강하 수단을 구비하는 것을 특징으로 하는 트랜지스터와 그 제조 및 동작 방법을 제공한다.

公开(公告)号：KR1020060054511A

公开(公告)日：2006-05-22

申请号：KR1020040093571

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 박윤동 ,  이은홍 ,  조중래 ,  서순애 ,  장승혁 ,  이정훈 ,  신상민 ,  김원주

IPC: H01L27/10

CPC classification number: H01L27/2436 ,  H01L45/06 ,  H01L45/122

Abstract: 직접 전하 주입형 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 개시된 본 발명은 이격된 제1 및 제2 채널층과, 이들을 연결하는 도전층과, 상기 제1 채널층에 연결된 패드 도전층과, 상기 제2 채널층에 연결된 전하 저장층과, 상기 제1 채널층의 온 오프를 제어하는 제1 게이트 및 상기 제2 채널층의 온 오프를 제어하고 상기 전하 저장층으로의 전하의 집중과 상기 전하 저장층으로부터의 전하의 방출에 관계하는 제2 게이트를 포함하는 것을 특징으로 하는 메모리 소자와 그 제조 및 동작 방법을 제공한다.