公开(公告)号：KR100558002B1

公开(公告)日：2006-03-06

申请号：KR1020030066934

申请日：2003-09-26

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이종원 ,  홍덕호 ,  하상록 ,  손홍성 ,  정진성 ,  안재수

IPC: H01L21/28

CPC classification number: H01L21/76846 ,  H01L21/7684 ,  H01L21/76849 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76879 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 선택적 전기도금을 이용한 금속패턴 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 이어서, 상기 절연층을 패터닝하여 블랭킷 영역을 한정하는 트렌치를 형성한다. 상기 트렌치 내에 그리고 상기 블랭킷 영역 상에 확산장벽층을 콘포말하게 형성한다. 상기 확산장벽층 상에 연마/도금 저지층 및 상부 시드층을 차례로 콘포말하게 형성한다. 상기 블랭킷 영역 내의 상기 상부 시드층을 선택적으로 제거하여 상기 블랭킷 영역 내의 상기 연마/도금 저지층을 노출시킴과 동시에 상기 트렌치 내에 잔존하는 시드층 패턴을 형성한다. 상기 시드층 패턴에 의해 둘러싸여진 상기 트렌치를 전기도금법을 사용하여 상부 도전층으로 채운다. 상기 상부 도전층, 상기 연마/도금 저지층, 상기 시드층 패턴 및 상기 확산장벽층을 평탄화시키어 상기 블랭킷 영역 내의 상기 절연층을 노출시킨다.
selective electro plating, CMP, Cu, damascene

公开(公告)号：KR1020050048170A

公开(公告)日：2005-05-24

申请号：KR1020030082023

申请日：2003-11-19

Applicant: 삼성전자주식회사

Inventor： 이종원 ,  이효종 ,  홍창기

IPC: H01L21/28

Abstract: 반도체 장치에서 구리 배선을 형성하는 방법이 개시되어 있다. 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막에서 배선 형성 영역을 식각하여 적어도 2가지군의 사이즈를 갖는 개구부들을 형성한다. 상기 개구부들 중에서 가장 작은 사이즈를 갖는 개구부들 내에는 구리가 완전히 채워지고, 나머지군의 사이즈를 갖는 개구부 내에는 구리가 부분적으로 채워지도록 제1 구리막을 형성한다. 상기 제1 구리막 상에 구리 도금 방지막 및 구리 도금 전처리막을 순차적으로 형성한다. 상기 결과물을 연마하여 상기 제1 구리막이 개구부에 채워져 있는 부위인 고단차 영역에 형성되어 있는 구리 도금 전처리막을 선택적으로 제거한다. 상기 구리 도금 전처리막이 남아있는 부위에만 선택적으로 제2 구리막을 형성한다. 상기 개구부들 내부에만 구리막이 남아있도록 상기 층간 절연막 상부에 형성된 막들을 제거하여 반도체 장치의 구리 배선을 형성한다.

公开(公告)号：KR1020050043341A

公开(公告)日：2005-05-11

申请号：KR1020030078195

申请日：2003-11-06

Applicant: 삼성전자주식회사

Inventor： 손홍성 ,  이효종 ,  이의형 ,  하상록 ,  김일룡 ,  김이권

IPC: H01L27/04

CPC classification number: H01L28/10 ,  H01F41/041 ,  H01F2017/0046 ,  H01L23/5227 ,  H01L27/08 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 저렴한 비용으로 제조할 수 있는 SOC용 인덕터 및 그 제조 방법이 개시되어 있다. 상기 인덕터는 하부 배선 상에 형성된 씨드층으로부터 성장되는 인접하는 도전성 패턴들이 연결되어 형성된 도전성 라인을 포함한다. 전해 또는 무전해 도금 공정을 적용하여 저렴한 비용으로 간단하게 인덕터를 제조할 수 있으며, 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있으므로 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다.

公开(公告)号：KR1020050030709A

公开(公告)日：2005-03-31

申请号：KR1020030066654

申请日：2003-09-25

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이효종

IPC: H01L21/28

Abstract: A method for fabricating a semiconductor device having an alloy layer in the upper region of a metal interconnection is provided to effectively control electromigration and stress migration by making the metal interconnection have an upper surface composed of an alloy layer and by making the metal interconnection have a lower surface and a lateral surface surrounded by a metal diffusion barrier layer pattern. An interlayer dielectric(20) on a semiconductor substrate(10) is selectively etched to form at least one opening part defining a metal interconnection region. A metal diffusion barrier layer is formed on the interlayer dielectric having the opening part. A metal layer pattern is formed in the opening part wherein the lower surface and the lateral surface of the metal layer pattern are surrounded by the metal diffusion barrier layer. An alloying element providing layer in contact with the upper surface of the metal layer pattern is formed. The metal layer pattern reacts with the alloying element providing layer by a heat treatment process to form an alloy layer.

Abstract translation: 提供了一种制造在金属互连的上部区域具有合金层的半导体器件的方法，以通过使金属互连具有由合金层构成的上表面，并且通过使金属互连具有金属互连而有效地控制电迁移和应力迁移 下表面和由金属扩散阻挡层图案包围的侧表面。 选择性地蚀刻半导体衬底（10）上的层间电介质（20）以形成限定金属互连区域的至少一个开口部分。 在具有开口部的层间电介质上形成金属扩散阻挡层。 在金属层图案的下表面和侧表面被金属扩散阻挡层包围的开口部分中形成金属层图案。 形成与金属层图案的上表面接触的合金元素提供层。 金属层图案通过热处理工艺与合金元素提供层反应以形成合金层。

公开(公告)号：KR1020050030452A

公开(公告)日：2005-03-30

申请号：KR1020030066934

申请日：2003-09-26

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이종원 ,  홍덕호 ,  하상록 ,  손홍성 ,  정진성 ,  안재수

IPC: H01L21/28

CPC classification number: H01L21/76846 ,  H01L21/7684 ,  H01L21/76849 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76879 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method of forming a metal pattern is provided to minimize dishing and erosion of the metal pattern by forming selectively a metal film in a trench alone using a polishing/plating barrier. An insulating layer(302) is formed on a lower layer(300). A trench(304) for defining a blanket region is formed in the insulating layer. A diffusion barrier(306), a polishing/plating barrier(310) and an upper seed layer are sequentially formed thereon. By removing selectively the upper seed layer from the blanket region, the polishing/plating barrier of the blanket region is exposed to the outside. An upper conductive layer(308d) is filled in the trench by electroplating. The insulating layer of the blanket region is exposed to the outside by performing a planarizing process on the resultant structure.

Abstract translation: 提供一种形成金属图案的方法，以通过使用抛光/电镀屏障在单独的沟槽中选择性地形成金属膜来最小化金属图案的凹陷和侵蚀。 绝缘层（302）形成在下层（300）上。 在绝缘层中形成用于限定覆盖区域的沟槽（304）。 在其上依次形成扩散阻挡层（306），抛光/电镀屏障（310）和上部种子层。 通过从覆盖区域选择性地去除上部种子层，覆盖区域的抛光/电镀屏障暴露于外部。 通过电镀将上导电层（308d）填充在沟槽中。 通过对所得到的结构进行平坦化处理，将覆盖区域的绝缘层暴露于外部。

公开(公告)号：KR1020050015190A

公开(公告)日：2005-02-21

申请号：KR1020030053890

申请日：2003-08-04

Applicant: 삼성전자주식회사

Inventor： 안정훈 ,  이효종 ,  이경태 ,  이경우 ,  이수근 ,  서봉석

IPC: H01L21/28

CPC classification number: H01L21/76877 ,  H01L21/76847

Abstract: PURPOSE: A metallic interconnection structure for preventing voids and a method for interconnecting metals are provided to improve device stability by forming a void diffusion barrier layer on a diffusion path of the voids into a via contact hole. CONSTITUTION: A lower metallic interconnection pattern is implemented in a first interlayer dielectric(106). A metallic insulating layer(112) includes a via contact hole(120a,120b) exposing a portion of a surface of the lower metallic interconnection pattern. A second interlayer dielectric includes a trench for exposing the via contact hole on the metallic insulating layer. A barrier metallic layer(122a,122b) is formed on a side portion of the via contact hole and the exposed surface of the second lower metallic interconnection pattern. A first upper metallic interconnection pattern(124a) fills the via contact hole and a portion of the trench. A void diffusion barrier layer(128) is formed on the first upper metallic interconnection pattern. A second upper metallic interconnection layer pattern(124b) fills all inner portion of the trench on the void diffusion barrier layer.

Abstract translation: 目的：提供一种用于防止空隙的金属互连结构和用于互连金属的方法，以通过在空隙的扩散路径上形成通孔接触孔中的空隙扩散阻挡层来提高器件的稳定性。 构成：在第一层间电介质（106）中实现较低的金属互连图案。 金属绝缘层（112）包括露出下部金属互连图案的表面的一部分的通孔接触孔（120a，120b）。 第二层间电介质包括用于暴露金属绝缘层上的通孔接触孔的沟槽。 阻挡金属层（122a，122b）形成在通孔接触孔的侧部和第二下部金属互连图案的暴露表面上。 第一上金属互连图案（124a）填充通孔接触孔和沟槽的一部分。 在第一上金属互连图案上形成空隙扩散阻挡层（128）。 第二上金属互连层图案（124b）填充空隙扩散阻挡层上的沟槽的所有内部部分。

公开(公告)号：KR1020050008231A

公开(公告)日：2005-01-21

申请号：KR1020030048087

申请日：2003-07-14

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이종원 ,  이성배 ,  하상록 ,  홍덕호 ,  박무용 ,  권영백 ,  손홍성

IPC: H01L21/304

Abstract: PURPOSE: A head pressure adjustment device of a CMP apparatus and an adjusting method thereof are provided to adjust respectively pressures applied to each region by using an end point of a target. CONSTITUTION: A polishing table(3) is rotated toward a predetermined direction. A carrier head(10) is rotatably installed at an upper side of the polishing table. A wafer is installed on a bottom face of the carrier head. The carrier head includes at least two pressing regions. A fluid supply unit supplies the pressure-adjusted fluid to the pressing regions. Two end point detectors(61,63) are installed at corresponding positions to the pressing regions in order to detect polishing end points of each region. A controller(50) is used for outputting pressure adjustment signals to the fluid supply unit.

Abstract translation: 目的：提供一种CMP设备的头部压力调节装置及其调节方法，用于通过使用目标的终点来分别施加到每个区域的压力。 构成：抛光台（3）朝向预定方向旋转。 承载头（10）可旋转地安装在抛光台的上侧。 晶片安装在承载头的底面上。 承载头包括至少两个按压区域。 流体供应单元将压力调节的流体供应到按压区域。 两个端点检测器（61,63）安装在与按压区域相对应的位置，以便检测每个区域的抛光端点。 控制器（50）用于将压力调节信号输出到流体供应单元。

公开(公告)号：KR1020040009253A

公开(公告)日：2004-01-31

申请号：KR1020020043127

申请日：2002-07-23

Applicant: 삼성전자주식회사

Inventor： 백계동 ,  이선정 ,  박기철 ,  최승만 ,  이효종

IPC: H01L21/28

Abstract: PURPOSE: A method for fabricating a metal interconnection is provided to improve planarization of a plating layer in an electro-polishing process by forming an Au layer under the plating layer. CONSTITUTION: An interlayer dielectric(12) is formed on a semiconductor substrate(10) to form a pattern. A barrier metal layer(14) and a seed layer(16) are formed in the pattern. A metal layer is formed on the resultant structure. The plating layer is formed in the pattern by an electroplating process. The plating layer is polished by an electro-polishing process.

Abstract translation: 目的：提供一种用于制造金属互连的方法，以通过在镀层下形成Au层来改善电抛光工艺中的镀层的平面化。 构成：在半导体衬底（10）上形成层间电介质（12）以形成图案。 在图案中形成阻挡金属层（14）和种子层（16）。 在所得结构上形成金属层。 镀层通过电镀工艺形成图案。 通过电抛光工艺抛光镀层。