公开(公告)号：KR100584124B1

公开(公告)日：2006-05-30

申请号：KR1020040015070

申请日：2004-03-05

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  노태문 ,  유병곤 ,  김종대

IPC: H01L29/78

Abstract: 본 발명은 균일 두께를 가진 스트레인드 실리콘 채널이 형성가능한 반도체 소자용 기판 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자용 기판 제조방법은 제 1 실리콘 기판 상에 도핑된 SiGe층 및 스트레인드 실리콘 채널층을 에피텍셜 공정으로 차례로 성장하는 단계와, 수소 또는 질소 이온을 상기 제 1 실리콘 기판의 일영역에 주입하여 이온 주입층이 상기 제 1 실리콘 기판을 2개의 영역으로 양분하도록 하는 단계와, 제 1 산화막이 형성된 제 2 실리콘 기판을 상기 제 1 실리콘 기판의 상기 스트레인드 실리콘 채널층이 형성된 면과 대향하도록 서로 부착하는 단계와, 제 1 실리콘 기판과 제 2 실리콘 기판을 이온 주입층을 기준으로 분리하는 단계를 포함한다.
CMOS, 스트레인드 실리콘, SOI

公开(公告)号：KR100546488B1

公开(公告)日：2006-01-26

申请号：KR1020040061205

申请日：2004-08-03

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  김종대 ,  노태문 ,  유병곤

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
FIN-FET, 반도체, 에피막, 실리콘 기판, 소자 절연막

Abstract translation: 制造半导体器件的方法技术领域本发明涉及一种制造半导体器件的方法，并且更具体地涉及使用体硅衬底制造FIN-FET或三栅器件的方法， 更具体地说，涉及一种易于执行并且大批量生产的半导体器件的制造方法。

公开(公告)号：KR100515288B1

公开(公告)日：2005-09-20

申请号：KR1020030047184

申请日：2003-07-11

Applicant: 한국전자통신연구원

Inventor： 양일석 ,  김병두 ,  김종대 ,  노태문 ,  이대우 ,  유병곤 ,  박일용 ,  권성구

IPC: G09G3/30

CPC classification number: G09G3/3283 ,  G09G3/3241 ,  G09G2310/027 ,  G09G2330/021

Abstract: 칩 내의 모든 내부회로들이 저전압 하에서 동작되어 저전력 및 고집적도가 가능하고, 패널측의 고전압으로부터 칩 내의 내부회로들을 보호할 수 있는 전류형 능동 구동 유기 EL 소스 드라이버가 개시되어 있는 바, 본 발명에 따른 소스 드라이버는, 데이터 저장을 위한 인에이블신호를 생성하여 출력하는 시프터레지스터부; 외부에서 입력되는 디지털 데이터를 저장하는 데이터래치부; 상기 인에이블신호에 의하여 상기 데이터를 순차적으로 저장한 후 로드신호에 의하여 저장된 데이터를 한꺼번에 병렬로 출력하는 라인래치부; 상기 라인래치부에서 출력된 디지털 데이터를 아날로그 신호로 변환하여 전류신호로서 출력하는 전류형 디지털-아날로그변환부; 및 상기 전류형 디지털-아날로그변환부의 출력을 외부 패널의 소스라인에 전달하고 상기 패널측의 고전압으로 부터 내부회로들을 보호하기 위한 고전압보호수단을 포함하며, 상기 시프트레지스터부, 상기 데이터래치부, 상기 라인래치부, 상기 전류형 디지털-아날로그 변환부 및 상기 고전압보호회로부는 저전압(Normal Voltage) 구동회로들인 것을 특징으로 한다.

公开(公告)号：KR1020040054202A

公开(公告)日：2004-06-25

申请号：KR1020020081024

申请日：2002-12-18

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  노태문 ,  유병곤 ,  조성목 ,  윤성민 ,  류상욱 ,  김종대

IPC: H01J11/22 ,  H01J11/36 ,  H01J11/42 ,  H01J9/02

Abstract: PURPOSE: A plasma display panel device and a method for manufacturing the same are provided to allow the panel to operate at a low voltage by significantly reducing a plasma generating voltage, while achieving improved effective cell efficiency. CONSTITUTION: A plasma display panel device comprises a first substrate(100) constituting a front substrate serving as a display unit; a second substrate(200) constituting a rear substrate, and which is spaced apart from the first substrate and provides a space for containing the gas to be discharged; barrier ribs(300) for defining unit display cells between the first substrate and the second substrate; a phosphor layer(350) formed on the front surface of the second substrate opposed to the first substrate and barrier ribs; an electron gun(400) arranged on the first substrate opposed to the phosphor layer, and which emits electrons for discharge of the gas; and discharge electrodes arranged on the rear surface of the first substrate and applied with an AC voltage for discharge.

Abstract translation: 目的：提供等离子体显示面板装置及其制造方法，以通过显着降低等离子体产生电压，同时实现提高的有效电池效率，使面板以低电压工作。 构成：等离子体显示面板装置包括构成作为显示单元的前面基板的第一基板（100） 构成后基板的第二基板（200），与所述第一基板间隔开并提供用于容纳待排出气体的空间; 隔壁（300），用于在所述第一基板和所述第二基板之间限定单元显示单元; 形成在与第一基板相对的第二基板的前表面上的荧光体层（350）和阻挡肋; 电子枪（400），布置在与荧光体层相对的第一基板上，并且发射电子以排出气体; 以及布置在第一基板的后表面上并施加有用于放电的AC电压的放电电极。

公开(公告)号：KR100592749B1

公开(公告)日：2006-06-26

申请号：KR1020040094283

申请日：2004-11-17

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/335

CPC classification number: H01L29/7835 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/66659

Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장

公开(公告)号：KR100586177B1

公开(公告)日：2006-06-07

申请号：KR1020040015071

申请日：2004-03-05

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  노태문 ,  유병곤 ,  김종대

IPC: H01L21/027

Abstract: 본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, (a) 식각하고자 하는 대상층 상부에 제 1 식각 배리어층, 등방성 트리밍층 및 감광막을 형성하는 단계와, (b) 감광막을 패터닝하는 단계와, (c) 패터닝된 감광막을 마스크로 등방성 트리밍층을 비등방성 식각하고, 등방성 식각으로 소정의 선폭이 얻어질 때까지 식각하는 단계와, (d) 잔류한 감광막을 제거하고 패터닝된 상기 등방성 트리밍층을 식각 마스크로 제 1 식각 배리어층 및 대상층을 차례로 패터닝하는 반도체 소자의 패턴 형성방법을 제공한다.
반도체 소자 , 트리밍, 패턴, 감광막

公开(公告)号：KR1020060054991A

公开(公告)日：2006-05-23

申请号：KR1020040094283

申请日：2004-11-17

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/335

CPC classification number: H01L29/7835 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/66659

Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장

公开(公告)号：KR100578745B1

公开(公告)日：2006-05-12

申请号：KR1020040069589

申请日：2004-09-01

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  권성구 ,  박일용 ,  양일석 ,  유병곤 ,  김종대

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 다중 게이트 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것으로, SOI(silicon on insulator) 기판을 이용하여 2개의 실리콘 핀(fin)이 수직으로 적층된 구조를 형성하고, 상부 실리콘 핀의 4측면과 하부 실리콘 핀의 3측면을 채널로 이용함으로써 채널 폭이 증가되어 소자의 전류구동력이 향상되고, 공정의 최적화 및 안정화를 통해 저전력 및 고성능의 나노급 반도체 집적회로(IC) 및 고집적 메모리 집적회로(IC)를 제작할 수 있다.
실리콘 핀, 다중 게이트, 채널 폭, 공핍, 전류구동력

公开(公告)号：KR100550519B1

公开(公告)日：2006-02-10

申请号：KR1020040107867

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  노태문 ,  김종대 ,  조영균

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 스트레인드 실리콘 채널층과 도핑된 SiGe층이 적층되어 형성된 SOI 기판을 이용하여 SiGe와 스트레인드 실리콘 간의 높은 식각선택비를 이용하여 상대적으로 용이하게 완전공핍평 채널소자를 제조할 수 있을 뿐만 아니라, 접합저항과 용량의 감소를 비교적 단순한 공정으로 가능하게 하는 소오스/드레인 공정과, 고성능 소자에 필수적인 금속 게이트의 적용과 게이트 폭의 축소가 용이한 반도체 소자의 제조 방법을 제공한다.
반도체 소자, 스트레인드 실리콘, SOI, SiGe, MOS

Abstract translation: 本发明涉及一种制造半导体器件的方法，并且更具体地涉及一种制造半导体器件的方法，该半导体器件使用通过堆叠应变硅沟道层和掺杂SiGe层而形成的SOI衬底， 通过相对简单的工艺可以减小结电阻和电容的源极/漏极工艺以及可以应用于高性能器件所需的金属栅极的耗尽型沟道器件和半导体器件的制造， 及其制造方法。

公开(公告)号：KR1020050112471A

公开(公告)日：2005-11-30

申请号：KR1020040037571

申请日：2004-05-25

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L29/66818

Abstract: 본 발명은 다중 게이트 모스 트랜지스터 및 그의 제조 방법에 관한 것으로, 단결정 실리콘 패턴의 형태와 실리콘의 결정 방향에 따른 열산화 속도 차이를 이용하여 유선(∩) 형태의 채널, 점차 증가하는 형태의 확장 영역 및 상승된 구조의 소스 및 드레인을 구현한다. 채널이 유선(∩) 형태로 형성됨으로써 전계의 집중으로 인한 소자의 신뢰성 저하가 방지되며, 채널의 상부와 양 측벽이 게이트 전극으로 둘러싸여지기 때문에 게이트 전압에 의한 전류 구동 능력이 우수해진다. 또한, 크기가 증가된 확장 영역으로 인해 전류 밀집 현상이 방지되며, 상승된 소스 드레인 구조에 의해 소스 및 드레인 직렬 저항이 감소되어 전류 구동 능력이 증대된다.