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公开(公告)号：KR100356022B1
公开(公告)日：2002-10-18
申请号：KR1019990052110
申请日：1999-11-23
Applicant: 한국전자통신연구원
IPC: H03F3/04
CPC classification number: H03G1/0029 , H03F3/45188 , H03F2203/45458 , H03F2203/45702
Abstract: 본발명은 CMOS 고주파가변이득앰프에관한것으로, 특히고주파에서의특성이우수하면서가변특성도넓은앰프에관한것이다. 본발명은다수개의가변이득앰프셀이직렬연결로구성되어넓은범위의이득가변을가능하게하는앰프부와, 상기앰프부의가변이득앰프셀의제어전압을생성하여출력하는제어전압발생부로구성한다. 본발명은넓은가변특성을위해가변이득앰프셀을구성하는입력차동 MOS 트랜지스터의포화영역과선형영역을모두사용하여입력신호가작을때는포화영역에서동작시켜좋은이득을얻게하고, 입력신호가크면선형영역에서동작케하여이득을줄이면서왜곡특성이우수하도록한다. 또한이득제어전압에대해이득이지수함수적인특성을갖게하여동작의편리성을갖는다.
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公开(公告)号：KR100243352B1
公开(公告)日：2000-02-01
申请号：KR1019970071625
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H04B1/40
Abstract: 본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하� �� 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.
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公开(公告)号：KR100236997B1
公开(公告)日：2000-01-15
申请号：KR1019960062145
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: H03K19/00
CPC classification number: G11C17/18
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야.
CMOS 오프섹 트리밍 및 오프셋 발생 회로.
2. 발명이 해결하려고 하는 기술적 과제
CMOS 아날로그 회로에서 발생한 오프셋을 보정하기 위한 최적의 값을 찾아내고, 그 값으로 트리밍하고자 함.
3. 발명의 해결방법의 요지
최적의 오프셋 보정 값을 찾기 위한 데이터나 찾은 값으로 트리망할 데이터를 입력 클럭에 따라 로드하는 플립플롭(1)과, 상기 플립플롭에 로드된 데이터와 모드 선택 신호를 입력받아 해당 모드에서 찾은 최적의 오프셋 보정 값으로 전체회로를 세팅하는 퓨즈회로(3), 및 상기 플립플롭에 로드된 데이터와 퓨즈회로의 출력 데이터 중 동작 모드에 따라 어느 하나를 선택하여 트림이 출력신호로 출력하는 선택논리 회로(2)를 구비함.
4. 발명의 중요한 용도
믹서(mixer), 아날로그/디지탈 변환기(ADC), OP 앰프 등과 같은 모든 CMOS 아날로그 회로에 이용됨.-
公开(公告)号：KR1019990042427A
公开(公告)日：1999-06-15
申请号：KR1019970063247
申请日：1997-11-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 이중모드 변조기에 관한 것으로, 특히 디지털 변조와 아날로그 변조를 동시에 구현할 수 있는 휴대전화기용 이중모드 변조기에 관한 것이다. 본 발명의 목적은 아날로그 변조와 디지털 변조를 동시에 구현하고, 집적회로에 집적화하기 쉬운 소자로 구성되며, 시간지연회로를 사용하여 낮은 위상잡음 및 빠른 록킹시간을 얻을 수 있는 휴대전화기용 이중모드 변조기를 제공하는 데에 있다. 본 발명에 따른 이중모드 변조기는 외부의 기준클럭 신호로부터 특정 주파수를 합성하는 주파수 합성기와, 상기 주파수 합성기의 출력 신호를 직교 변조하는 디지털 변조기와, 상기 주파수 합성기의 출력신호를 주파수 변조하는 아날로그 변조기로 구성된다.
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公开(公告)号：KR1019980036295A
公开(公告)日：1998-08-05
申请号：KR1019960054853
申请日：1996-11-18
Applicant: 한국전자통신연구원
IPC: H03D7/00
Abstract: 본 발명은 복제 전압-전류 변환기를 사용한 혼합기에 관한 것으로, 특히 고속에서 동작하는 혼합기(mixer)가 낮은 출력 저항을 갖도록 하기 위한 종래의 혼합기는 많은 전력이 소모되므로 본 발명에서는 복제 전압-전류(VI) 변환기를 사용하여 이의 출력 전류를 별도의 증폭기를 사용하여 피드백(feedback) 시킴으로써 증폭기의 이득만큼 선형성이 개선 되도록 한 혼합기에 관해 개시된다.
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Patent Agency Ranking
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公开(公告)号：KR1019950010763B1
公开(公告)日：1995-09-22
申请号：KR1019930026315
申请日：1993-12-03
Applicant: 한국전자통신연구원
IPC: H03M1/36
CPC classification number: H03M1/361 , Y10T307/826
Abstract: The circuit consists of two or more switching parts which operate based on predetermined block signal. Each switching part is provided with voltage distribution capacitors. Three reference voltage sources are connected to respective switching parts and the reference voltages are distributed by the capacitors. The output voltage is expressed by Vri=(VR*Ci2+VSS*Ci1)/(Ci2+Ci2), where C1 and C2 are capacitance values of the first and second capacitors respectively. An exact refernce voltage level is provided, a power consumption is reduced, and a switching noise is prevented.
Abstract translation: 该电路由基于预定块信号操作的两个或更多个开关部分组成。 每个开关部分都配有电压分配电容器。 三个参考电压源连接到相应的开关部分，参考电压由电容器分配。 输出电压由Vri =（VR * Ci2 + VSS * Ci1）/（Ci2 + Ci2）表示，其中C1和C2分别是第一和第二电容器的电容值。 提供精确的参考电压电平，降低功耗，并且防止开关噪声。
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公开(公告)号：KR1019950022092A
公开(公告)日：1995-07-26
申请号：KR1019930026314
申请日：1993-12-03
Applicant: 한국전자통신연구원
IPC: H03K5/22
Abstract: 본 발명은 휴대용 기기 등과 같이 전력소비를 최소화 시키려는 장치에 적용할 수 있는 초 저소비전력의 비교기를 제공하는 것에 목적이 있는 것으로, 본 발명의 회로는 입력전압신호들(V1,V2)을 전류신호들로 변환하는 역할을 하는 두개의 트랜지스터(1101,1102)와, 래치동작이 수행될 때(즉, 래치신호(L
A )가 하이레벨일 때)에는 도통 상태로 되어 상기 전류신호들이 출력단(1124,1125)에 전달되게 하는 스위치용 트랜지스터(1103,1104)와, 이 트랜지스터들(1103,1104)와 직렬로 연결되고 정궤환구조를 이루며 제1의 전원(V
DD )으로 부터 각각 제공되는 신호들을 증폭하여 비교대상 입력신호의 논리레벨을 결정하는 트랜지스터들(1105,1106)과, 상기 트랜지스터들(1105,1106)과 병렬로 각각 연결되고 래치 동작이 수행되지 않을 때 상기 출력단(1124,1125)각각이 하이레벨을 유지 도록 하는 트랜지스터들(1107,1108)과, 상기 출려단 1124 및 1125 각각의 전위에 따라서 상기 트랜지스터 1105와 1106 각각의 제어단자로 각각 공급되는 전위가 상기 입력신호 V1 및 V2 각각의 전위 또는 접지 전위(V
SS )와 동일하도록 하여 상기 트랜지스터 1105 및 1106을 부도통시킴으로써 소비전류가 0이 되게 하는 트랜지스터들(1109,1110,1151,1152)를 포함한다.-
公开(公告)号：KR1019940008149B1
公开(公告)日：1994-09-03
申请号：KR1019910024254
申请日：1991-12-24
Applicant: 한국전자통신연구원
IPC: G11C11/40
Abstract: A sense amplifier circuit of a DRAM array includes: first and second current varied transistors turned on/off by a pair of bit lines; first and second transfer transistors turned on/off by a column decoder; an equalizing transistor for equalizing a voltage level of first and second output nodes connected to first and second input terminals of a main amplifier; first and second switching transistors for electrically connecting or cutting off the first and second output nodes and the main amplifier; and a delay circuit for delaying output signals of the column decoder, thereby obtaining high sensing operation speed.
Abstract translation: DRAM阵列的读出放大器电路包括：第一和第二电流变化的晶体管被一对位线导通/截止; 第一和第二传输晶体管由列解码器导通/关断; 均衡晶体管，用于均衡连接到主放大器的第一和第二输入端的第一和第二输出节点的电压电平; 用于电连接或切断第一和第二输出节点和主放大器的第一和第二开关晶体管; 以及用于延迟列解码器的输出信号的延迟电路，从而获得高感测操作速度。
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公开(公告)号：KR100363888B1
公开(公告)日：2002-12-11
申请号：KR1020000003867
申请日：2000-01-27
Applicant: 한국전자통신연구원
IPC: H03K5/06
Abstract: 본 발명은 통신용 아날로그 집적회로(analog IC)에 사용되는 직류 오프셋(DC offset) 보정을 위한 트리밍회로 및 상기 트리밍회로에 사용되는 트리밍용 퓨징셀에 관한 것이다.
본 발명에 따른 오프셋 트리밍회로는, 정보를 저장하고 있는 퓨징셀이 배열된 퓨징셀 어레이와, 상기 퓨징셀 어레이에 저장된 정보를 읽어와서 판별하여 출력하는 비교기를 포함하고, 상기 퓨징셀은, 퓨징되지 않은 상태에서는 저항값이 매우 작고, 과전류가 흐르면 퓨징되어 저항값이 매우 커지는 퓨징대상저항과; 일단이 상기 퓨징대상저항의 일단과 접속되고, 저항값이 퓨징되지 않은 상태에서의 퓨징대상저항의 저항값보다는 매우 크고 퓨징된 퓨징대상저항의 저항값보다는 매우 작은 기준저항; 상기 퓨징대상저항의 타단과 접속되고, 상기 퓨징대상저항을 퓨징하기 위한 퓨징신호가 액티브되면 스위치 온되어 상기 퓨징대상저항에 과전류가 흐르도록 하는 퓨징선택수단; 및 상기 퓨징대상저항의 퓨징상태를 읽기 위해 셀 선택신호가 액티브되면 상기 퓨징대상저항과 기준저항에 전류가 흐르도록 스위치 온되어 상기 퓨징대상저항과 기준저항의 저항치를 상기 비교기에게 출력하는 셀 선택수단을 포함한다.
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