-
公开(公告)号：KR100144786B1
公开(公告)日：1998-08-01
申请号：KR1019950024216
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: H04L12/46
Abstract: 본 발명은 계층구조의 상호 연결망을 위한 경로제어장치 및 제어방법에 관한 것으로서, 종래기술에서 상호 연결망의 스위치에 경로선택을 위한 별도의 정보를 설정해야 하고, 경로계산을 각 스위치에서 수행해야하기 때문에 발생되는 복잡한 스위치를 사용해야 하는 문제점을 해결하기 위해 많은 수의 노드들이 상호 연결망에 연결되어 있을 때 송신노드가 데이터를 보내고, 지정된 수신노드가 그 데이터를 받기 위하여 연결망의 경로를 선택함으로써 스위치가 간단해질 수 있는 것이다.
-
22.发明授权
-
23.发明授权안정적인 버스 중재정보 구동을 위한 상태 할당방법(State assignment for stable drive of bus arbirtation information) 失效稳定总线仲裁信息的状态分配方法（稳定总线仲裁信息的状态分配）
公开(公告)号：KR1019970002399B1
公开(公告)日：1997-03-05
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: The processor interface circuit(2) offers the interface between processor(1) and multiprocessor interrupt demander(3). The interrupt bus interface(4) offers the interface between interrupt bus(5) and a multiprocessor interrupt demander(3), and it arbitrates the right of use for interrupt bus(5) by using the arbitration to receive from the multiprocessor interrupt demander(3).
Abstract translation: 处理器接口电路（2）提供处理器（1）和多处理器中断请求器（3）之间的接口。 中断总线接口（4）提供了中断总线（5）和多处理器中断请求器（3）之间的接口，并且通过使用仲裁从多处理器中断请求器接收来仲裁中断总线（5）的使用权（ 3）。
-
24.发明公开
公开(公告)号：KR1019960001994A
公开(公告)日：1996-01-26
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 다중프로세서 컴퓨터시스템에서 프로세서간 인터럼트를 전송하는 기능을 다중프로세서 인터럽트 요청기에서 안정적인 버스중재 정보, 구동을 위한 상태할당 방법에 관한 것으로서, 프로세서간 인터럽트의 전송을 위하여 인터럽트, 버스의 사용권을 얻는 중재과정에서 인터럽트 버스중재 정보를 글리치(glitch)없이 안정적으로 구동하기 위하여 다섯 단계의 중재고정을 나타내는 각 상태 사이에서 천이가 일어 나는 전후 상태의 코드가 오직 한 비트만 다르게 상태를 할당하는 방법을 재공한다.
-
公开(公告)号：KR1019950009071B1
公开(公告)日：1995-08-14
申请号：KR1019920025338
申请日：1992-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: The device reads/writes data in the memory through HiPi bus and improves the bus efficiency of usage time. The device includes a microprocessor(9), a HiPi bus(20), a data transfer controller(11) which generates control signals, an address arbiter(12) which executes address arbitration by control signal, an address buffer(13) which drives the address bus at the specified time of bus cycle, a data buffer(14) which drives the data bus at the specifeid time of write timing, an address response latch(15) which decides the address, a data response latch(16) which decides the data, a comparator(17) which compares the transfer number with the data receiving number, a data latch(18) and a parity checker(19).
Abstract translation: 该器件通过HiPi总线读取/写入存储器中的数据，并提高总线使用时间的效率。 该设备包括微处理器（9），HiPi总线（20），产生控制信号的数据传输控制器（11），通过控制信号执行地址仲裁的地址仲裁器（12），驱动 在总线周期的指定时间的地址总线，在写定时的特定时间驱动数据总线的数据缓冲器（14），决定地址的地址响应锁存器（15），数据响应锁存器（16） 决定数据，比较器（17），比较传输号码与数据接收号码，数据锁存器（18）和奇偶校验器（19）。
-
Patent Agency Ranking
-
公开(公告)号：KR1019940016221A
公开(公告)日：1994-07-22
申请号：KR1019920025338
申请日：1992-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: 본 발명은 공유메모리 다중프로세서의 데이타 전송 버스로 사용되는 하이 파이 버스 (HiPi Bus)를 통하여 메모리에 데이타의 읽기 또는 쓰기액세스를 수행하도록 하는 데이타 전송 제어장치에 관한 것이고, 복수의 마이크로 프로세서와 복수의 메모리가 하이 파이 버스에 연결된 공유버스 다중프로세서의 시스템에 있어서, 마이크로 프로세서와 하이 파이 버스사이에 위치하여 마이크로 프로세서의 메모리 요구를 접수하여 읽기/쓰기버스 사이클을 발생하기 위하여 각종 제어신호를 발생하는 데이타 전송 제어기와, 이 제어기에서 신호를 받아 어드레스 버스의 중재를 수행하는 어드레스 중재기와, 어드레스와 제어정보를 저장하고 어드레스 사용허가를 받으면 버스사이클의 T2에서 어드레스 버스로 구동하는 어드레스 버퍼와, 데이타를 저장하고 쓰기버 사이클의 T3에서 데이타 버스를 구동하는 데이타 버퍼와, T3에서 어드레스 응답을 수신하여 T1에서 보낸 어드레스가 메모리에 잘 도착하였는지 판단하는 어드레스 응답 래치와, 쓰기사이클의 T4에서 데이타 응답을 수신하여 T2에서 보낸 데이타가 메모리에 잘 도착하였는지 판단하는 데이타 응답래치와, 읽기사이클에서 메모리에서 보낸 데이타가 자신이 받아야할 것인지를 알아내기 위하여 데이타의 수신번호와 읽기사이클을 수행한 전송기의 번호를 비교하는 비교기와, 그리고 읽기사이클에서 데이타를 버스로 부터 받는 데이타 래치 및, 에러를 체크하는 패리디 검사기를 연결구성한 것을 특징으로 하는 하이 파이 버스의 데이타 전송 제어장치이다.
-
公开(公告)号：KR1019920010970B1
公开(公告)日：1992-12-26
申请号：KR1019900021863
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: The circuit generates the control signal that represents the state of the data block stored in a cache memory with high speed to improve the efficiency of bus usage. It includes an electrically programmable memory (EPM) for receiving write-backing signal (WBING), parity error signal of bus (BPERR), acting signal (ACT), time pulse (TP), bus address deciding signal (BA-SELF), tag-match signal (TG-MATCH) etc. froma controller, outputting one of the control signals (SHARED,SNACK,DIRTY) through one of I/O12, I/O13 and I/O14, and driving bus control signals (BUS-SHARED, BUS- SNACK, BUS-DIRTY) to be zero through NAND gates (N1,N2,N3).
Abstract translation: 电路以高速生成表示存储在高速缓冲存储器中的数据块的状态的控制信号，以提高总线使用的效率。 它包括用于接收写背信号（WBING），总线奇偶校验错误信号（BPERR），作用信号（ACT），时间脉冲（TP），总线地址决定信号（BA-SELF）等）的电可编程存储器（EPM） 标签匹配信号（TG-MATCH）等，通过I / O12，I / O13和I / O14之一输出控制信号（SHARED，SNACK，DIRTY）之一，以及驱动总线控制信号（BUS- 共享，BUS-SNACK，BUS-DIRTY）通过NAND门（N1，N2，N3）为零。
-
公开(公告)号：KR1019990051717A
公开(公告)日：1999-07-05
申请号：KR1019970071085
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 여러 개의 패킷들로 이루어진 데이터 메시지를 송신할 때 상호 연결망의 경로 설정 방식을 근원지에서 제어하여 메시지의 전송 시간을 단축할 수 있는 병렬처리 컴퓨터의 데이터 메시지의 송 수신 시간 단축 방법에 관한 것이다.
본 발명은 종래의 데이터 메시지 전송 방식에서 전송 시간이 길어지는 단점을 보완하고자 헤더 패킷과 데이터 패킷들을 무적응 경로 방식을 사용하여 송신을 시작한다. 그 후, 응답 패킷이 도착하면 나머지 데이터 패킷들을 적응 경로 방식으로 송신한다. 메시지 전송 초기에 무적응 경로 방식을 사용하면, 헤더 패킷은 가장 먼저 수신 노드에 도착할 수 있다. 따라서 헤더 패킷이 데이터 패킷보다 먼저 도착하도록 응답 패킷을 기다릴 필요가 없으므로, 메시지 전송 시간을 줄일 수 있는 방법을 제안한다.-
公开(公告)号：KR100155532B1
公开(公告)日：1998-11-16
申请号：KR1019950039677
申请日：1995-11-03
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: 본 발명은 멀티프로세서 시스템에서의 되쓰기 중에 있는 데이터에 대한 캐쉬 일치성 보장장치에 관한 것으로서, 그 특징은 멀티프로세서 시스템에서의 되쓰기 중에 있는 데이터에 대한 캐쉬 일치성 보장장치에 있어서, 되쓰기가 될 가능성이 있는 캐쉬의 값을 듀얼 디렉토리로부터 제어신호의 시점에 저장하는 래치수단과, 래치의 출력값과 현재 버스 상에 수행중인 어드레스 값을 입력으로 받아 이들을 비교하여 래치 정합신호를 출력하는 래치 비교수단과, 버스 상에 진행중인 사이클을 요청한 프로세서 모듈의 고유 번호인 소스 식별자와 자신의 고유 번호인 자기 식별자를 비교하여 같은지 다른지를 나타내는 식별자 정합신호를 출력하는 식별자 비교수단과, 버스 상에 진행중인 사이클의 타입이 캐쉬 관련 타입인지 아닌지의 여부를 검사하여 캐쉬 관련 사이클임을 나타내는 전송형태 캐쉬신호와 배타적 읽기 사이클임을 나타내는 배타적 읽기 신호와 코히어런트 읽기 사이클임을 나타내는 코히어런트 읽기 신호와 라이트백 사이클임을 나타내는 라이트백 신호를 출력하는 전송형태 비교수단과, 식별자 정합신호와 전송형태 캐쉬신호와 배타적 읽기 신호와 코히어런트 읽기 신호와 라이트백 신호와 실제 되쓰기가 일어나는 사이클임을 알리는 되쓰기 인에이블 신호와 메모리 모듈의 상태 응답 신호와 프로세서 모듈의 상태 응답 신호와 버스로 진행중인 자신의 사이클이 성공적으로 끝났음을 나타내는 버스 허가 신호와 성공적으로 끝나지 못하고 사이클이 취소됨을 나타내는 중단 신호와 버스 클럭을 입력받아 제어 응답신호를 출력하는 제1제어수단과, 제어 응답신호와 버스 클럭을 입력받아 현 재 되쓰기 사이클이 진행중임을 나타내는 되쓰기 진행신호를 출력하는 제2제어수단 및 래치 정합신호와 전송형태 캐쉬신호와 되쓰기 진행신호를 입력받아 스누핑 허용금지 신호를 생성하는 스누핑 허용금지 신호 생성수단을 포함하는 데에 있으므로, 그 효과는 새로운 캐쉬 라인을 읽을 때에 새 캐쉬 라인에 의하여 밀려나는 캐쉬 라인을 데이타가 변경된 상태이기 때문에 되쓰기 되어야 하는 경우에 새 캐쉬 라인에 대한 읽기가 먼저 수행되고 계속해서 되쓰기의 수행이 처리되어 캐쉬 미스액서스 기간이 새로운 캐쉬 라인 읽기 시간만 포함되고 되쓰기 시간은 포함되지 않아 성능이 증대된다는 데에 있다.
-
-
-
-
-
-
-
-
-
Search Results
83
records
(took 0.019 seconds)
