公开(公告)号：KR101789190B1

公开(公告)日：2017-11-20

申请号：KR1020120023051

申请日：2012-03-06

Applicant: 한국전자통신연구원

Inventor： 한진호

IPC: G06F12/08 ,  G06F12/10 ,  G06F9/30

CPC classification number: G06F12/0875 ,  G06F12/0802 ,  G06F12/084 ,  G06F2212/6012 ,  Y02D10/13

Abstract: 본발명은스크래치패드메모리구조를이용한캐시및 이를포함하는프로세서에관한것으로, 외부메모리로부터읽어온명령어코드가저장되는하나이상의블록영역을포함하는블록메모리; 상기블록메모리에저장된명령어코드의인덱스에해당하는외부메모리주소를저장하는태그메모리; 및프로세서내의페치유닛이캐시모드인경우상기명령어코드에대한요청을처리하는태그컨트롤러를포함하되, 상기블록영역중에일부블록영역이상기프로세서내의캐시설정부로부터입력되는캐시설정에따라스크래치패드영역으로설정되는것을특징으로하며, 본발명에따르면연속적인대용량의명령어코드를읽어올때 캐시를스크래치패드메모리로동작시켜프로세서의성능저하를방지할수 있고전력절감을실현할수 있다.

公开(公告)号：KR101629411B1

公开(公告)日：2016-06-10

申请号：KR1020150016770

申请日：2015-02-03

Applicant: 한국전자통신연구원

Inventor： 한진호 ,  권영수

IPC: G06F11/30 ,  G06F11/07 ,  G06F12/08

CPC classification number: G06F11/1064 ,  G06F11/141 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0833 ,  G06F12/0855 ,  G06F12/128 ,  G06F2212/1016 ,  G06F2212/283 ,  G06F2212/621 ,  G06F11/3037 ,  G06F11/073 ,  G06F12/0802

Abstract: 프로세서와캐시내에소프트에러(Soft Error)가발생하는상황에서도에러없이프로세서에데이터를전달할수 있고에러가없는데이터를캐시에저장할수 있는레벨0 캐시제어장치및 방법을제시한다. 제시된장치는, 제 1 프로세서의로드/스토어부에연결된레벨0 캐시 #0; 제 2 프로세서의로드/스토어부에연결된레벨0 캐시 #1; 및상기레벨0 캐시 #0와상기레벨0 캐시 #1의태그메모리와데이터메모리및 유효비트메모리를읽고쓰고, 상기레벨0 캐시 #0와상기레벨0 캐시 #1 내의정보를근거로상기레벨0 캐시 #0와상기레벨0 캐시 #1의라이트백과플러시동작을수행하게제어하고, 제 1 프로세서의로드/스토어부및 제 2 프로세서의로드/스토어부에게파이프라인스톨및 #n 명령어를재시작할수 있는명령을주는고장감지및 복구부;를포함한다.

Abstract translation: 公开了一种级别0的高速缓存控制装置及其方法，即使在处理器或高速缓存中出现软错误时，也能够在缓存中保存数据而无任何错误地将数据发送到处理。 该装置包括：连接到第一处理器的加载/存储单元的级别0缓存＃0; 连接到第二处理器的加载/存储单元的级别0缓存＃1; 以及用于读取和写入级别0高速缓存＃0和级别0高速缓存＃1的有效位存储器，数据存储器和标签存储器的错误检测和恢复单元，控制级别0缓存的回写和刷新的操作 基于0级缓存＃0和0级高速缓存＃1中的信息的＃0和0级缓存＃1，并向第一和第二处理器的加载/存储单元发出重新启动#n命令和流水线停止的命令。

公开(公告)号：KR1020160046225A

公开(公告)日：2016-04-28

申请号：KR1020140142023

申请日：2014-10-20

Applicant: 한국전자통신연구원

Inventor： 한진호 ,  권영수

IPC: G06F11/10 ,  G06F12/08

CPC classification number: G06F11/1064 ,  G06F12/0895 ,  G06F2212/1032

Abstract: 본발명은캐시메모리에서발생하는오류를복구하거나외부에알리는캐시메모리의고장제어에관한것이다본 발명에따른캐시메모리는프로세서로부터요청되는데이터를저장하되, 상기데이터및 상기데이터에연관된태그각각의오류를검출하기위한패리티체크비트를추가적으로저장하는제1 계층캐시; 상기제1 계층캐시로부터요청되는데이터를저장하되, 상기데이터및 상기데이터에연관된태그각각의오류를검출하기위해패리티체크비트및ECC(Error Correction Code) 비트를추가적으로저장하는제2 계층캐시; 및상기제1 계층캐시및 상기제2 계층캐시중적어도하나에서발생하는오류의복구가능여부를나타내는오류신호를생성하는고장제어부를포함한다.

Abstract translation: 高速缓冲存储器的故障控制技术领域本发明涉及高速缓冲存储器的故障控制，其中恢复高速缓冲存储器中发生的错误或向外部提供错误通知。 根据本发明的高速缓冲存储器包括：第一层高速缓冲存储器，其存储处理器请求的数据，并另外存储奇偶校验位以检测与数据相关联的每个数据和标签的错误; 第二层缓存，其存储由第一层高速缓存请求的数据，并另外存储奇偶校验位和纠错码（ECC）位，以检测与数据相关联的每个数据和标签的错误; 以及故障控制单元，其生成指示是否可以恢复在第一层高速缓存和第二层高速缓存中的至少一个中发生的错误的错误信号。

公开(公告)号：KR100950042B1

公开(公告)日：2010-03-29

申请号：KR1020080089241

申请日：2008-09-10

Applicant: 한국전자통신연구원

Inventor： 이석호 ,  신경선 ,  한진호 ,  박성모 ,  엄낙웅

IPC: H04N19/436

Abstract: 본 발명은 가변 시간 슬롯을 가지는 파이프라인 기법을 이용한 영상 부호화 장치 및 방법에 관한 것으로서, 특히 파이프라인 구조로 H.264 영상 부호화 과정을 수행함에 있어서 시간 슬롯의 길이를 가변적으로 조절함으로써 영상 부호화의 수행시간을 단축시킬 수 있는 영상 부호화 장치 및 방법에 관한 것이다. 본 발명에 따른 영상 부호화 장치는 입력된 디지털 영상 신호를 구성하는 매크로 블록에 대하여 H.264 표준에 따른 영상 부호화 단계들을 파이프라인 구조로 수행하는 복수의 기능 블록들; 및 상기 복수의 기능 블록들로부터 수신한 종료 신호에 기반하여 상기 파이프라인 구조를 구성하는 시간 슬롯의 길이를 제어하는 제어부로 구성된다. 본 발명은 각각의 기능 블록에서 발생되는 종료 신호를 이용하여 영상 부호화 단계의 수행 시간에 따라 시간 슬롯의 길이를 조절함으로써, 고정된 길이의 시간 슬롯을 사용함으로써 발생하는 수행 시간의 지연 및 불필요한 전력 소비를 방지할 수 있다.
H.264, 파이프라인, 가변 시간 슬롯

公开(公告)号：KR100914919B1

公开(公告)日：2009-08-31

申请号：KR1020070126488

申请日：2007-12-07

Applicant: 한국전자통신연구원

Inventor： 신경선 ,  이석호 ,  한진호 ,  김상필 ,  김익균 ,  박성모 ,  엄낙웅

IPC: H04N7/24 ,  H04N5/225

Abstract: 본 발명은 H.264/AVC 표준형 영상 부호화기(Encoder)에 사용되는 영상을 입력하기 위한 비디오 입력 장치에 관한 것이다.
본 발명에 따른 비디오 입력 장치는 자연 영상 입력을 위한 카메라 모드와 소정 파일 형태의 영상 데이터 입력을 위한 파일 모드를 동시에 지원함으로써, 디지털 비디오 저장기(DVR) 및 실시간 이동 단말기 애플리케이션 등에서는 실시간 자연 영상 입력을 위한 카메라 모드를 지원하고, 영상 컨텐츠의 부호화를 필요로 하는 멀티미디어 방송 애플리케이션 등에서는 소정 파일 형태의 영상 입력을 가능하게 한다.
특히, 본 발명에 따른 비디오 입력 장치는 상기 파일 모드 지원에 의해 추가적인 테스트용 인터페이스 장치 없이도 영상 데이터 부호화기 IP 개발(RTL 시뮬레이션 또는 FPGA 레벨 기능 검증) 단계에서 필요한 소정 형태의 영상 입력을 가능하게 하므로, 부가 장치를 필요로 하지 않으며, 또한 검증 시간도 단축시킬 수 있다.

公开(公告)号：KR100798302B1

公开(公告)日：2008-01-28

申请号：KR1020060090365

申请日：2006-09-19

Applicant: 한국전자통신연구원

Inventor： 김원종 ,  조한진 ,  장준영 ,  김승철 ,  한진호 ,  배영환 ,  신경선 ,  이미영 ,  김주엽 ,  박성모 ,  김익균 ,  임태영 ,  김상필

IPC: G06F13/40 ,  G06F13/38

Abstract: 본 발명은 하나 이상의 프로세서와 상기 프로세서에 의해서 제어되는 다양한 하드웨어 모듈을 포함하는 시스템 온칩의 통신 구조에 관한 것으로,
본 발명의 시스템 온칩은 상기 시스템 온칩에 포함된 하드웨어 모듈들의 동작을 제어하는 하나 이상의 프로세서와, 상기 하드웨어 모듈들 중 상기 프로세서의 제어를 받아서 동작하는 하나 이상의 슬레이브 모듈과, 상기 하드웨어 모듈들 중 상기 슬레이브 모듈을 제어하되, 상기 프로세서의 제어를 받지 않고 동작하는 하나 이상의 마스터 모듈과, 상기 프로세서와 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 버스와, 상기 마스터 모듈과 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 네트워크를 포함한다.
본 발명에 따른 시스템 온칩은 두 가지의 데이터 통신 경로를 복합적으로 갖도록 하여, 데이터 전송의 특성에 따라서 서로 다른 통신 경로를 사용하도록 함으로써 우수한 성능의 시스템 온칩을 설계할 수 있도록 하는 효과가 있다.
시스템 온칩, 프로세서, 온칩 버스, 온칩 네트워크

公开(公告)号：KR100714073B1

公开(公告)日：2007-05-02

申请号：KR1020060040094

申请日：2006-05-03

Applicant: 한국전자통신연구원

Inventor： 장준영 ,  김승철 ,  한진호 ,  배영환 ,  신경선 ,  이미영 ,  김주엽 ,  박성모 ,  김익균 ,  임태영 ,  김상필 ,  조한진 ,  김원종

IPC: H04L12/28 ,  H04L12/24

Abstract: 본 발명은 SoC 설계에 있어서 온칩 네트워크를 구성하는 모듈들간의 통신량 및 통신 스케줄을 분석하여 각 통신 요구들 간의 경합이 없는 최적의 온칩 네트워크를 자동으로 생성하는 방법에 관한 것으로,
본 발명은 온칩 네트워크의 설계 사양을 코딩한 레퍼런스 코드를 수행하여 상기 온칩에 포함된 모듈 상호 간의 통신량 및 통신 요구 방향을 나타내는 트래픽 그래프로 출력하는 단계와, 상기 레퍼런스 코드 내에 있는 각 오퍼레이션을 상기 모듈 단위로 스케줄링하는 단계와, 상기 스케줄링 결과로부터 상기 각 모듈사이의 통신 경로간의 충돌 여부를 판단하여 충돌경로 리스트를 추출하는 단계와, 상기 트래픽 그래프와 상기 충돌 경로 리스트로부터 상기 통신 경로간에 충돌이 없고, 상기 통신량이 많은 모듈들을 인접 배치한 이진 트리를 생성하는 단계와, 상기 생성된 이진 트리의 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와, 상기 최적화된 이진 트리를 기반으로 온칩 네트워크를 생성하는 단계를 포함한다.
본 발명을 이용하여 온칩 네트워크를 자동 생성할 경우, 최소의 칩면적으로 최대의 성능을 갖는 각 설계에 특성화된 온칩 네트워크를 구현할 수 있다.
온칩 네트워크, 노드 병합, SoC, 온칩 네트워크 컴파일러

Abstract translation: 本发明提供了一种片上系统设计来分析构成片上网络模块之间的通信量和通信调度，以自动生成最佳的片上网络的方法，有相应的通信请求之间没有竞争，

公开(公告)号：KR1020060067802A

公开(公告)日：2006-06-20

申请号：KR1020050063265

申请日：2005-07-13

Applicant: 한국전자통신연구원

Inventor： 한진호 ,  배영환 ,  조한진 ,  장준영

IPC: H04L29/06 ,  G06F13/00 ,  G06F15/78

Abstract: 본 발명은 온칩네트워크 인터페이스 장치 및 방법에 관한 것으로, 다수개로 이루어진 온칩네트워크 포트; 상기 온칩네트워크 포트중 어느 하나로부터 전송받은 데이터를 다른 온칩네트워크 포트로 전송하는 스위치; 및 AMBA 온칩 버스 프로토콜로 설계된 IP 모듈로부터 입력받은 AMBA 신호를 인터페이스하여 상기 온칩네트워크 포트로 출력하고, 상기 온칩네트워크 포트로부터 받은 온칩네트워크 신호를 인터페이스하여 상기 IP 모듈로 출력하는 인터페이스부;로 구성된다. 따라서, AMBA 2.0 온칩 버스 프로토콜에 따르는 신호와 온칩네트워크 프로토콜에 따르는 신호를 인터페이스 하는 장치 및 방법을 통하여 보다 빠른 전송속도로 통신을 수행할 수 있다.

公开(公告)号：KR100567325B1

公开(公告)日：2006-04-04

申请号：KR1020030095401

申请日：2003-12-23

Applicant: 한국전자통신연구원

Inventor： 한진호 ,  곽명신

IPC: H04N7/24

Abstract: H.264 디코더를 가속시키기 위하여 추가된 명령어에 적합한 역정수 변환 연산기를 구비한 프로세서 및 그 방법이 개시된다. 상기 프로세서는, 다수의 레지스터들을 구비하고, 페치된 명령어를 해석하여 판별된 연산 종류에 대응하는 레지스터에서 레지스터 데이터를 추출하여 출력하는 명령어 디코딩부; 및 제1 레지스터 및 제2 레지스터를 구비하고, 상기 페치된 명령어가 역정수 변환 연산 명령어이면, 그에 대응하여 상기 명령어 디코딩부에서 추출된 레지스터 데이터를 상기 제1 레지스터로 받아들여 역정수 변환 연산을 수행하여 그 변환 결과를 상기 제2 레지스터에 저장하는 실행부를 구비하는 것을 특징으로 한다.

公开(公告)号：KR100549221B1

公开(公告)日：2006-02-03

申请号：KR1020030095038

申请日：2003-12-22

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  한진호 ,  박문양

IPC: H03B28/00

CPC classification number: H03B5/1841 ,  H03B5/1215 ,  H03B5/1228 ,  H03B5/124 ,  H03B5/1265 ,  H03B5/1293

Abstract: 본 발명은 발진기 및 주파수 합성기에 관한 발명이다. 특히 전압 제어 디지털 아날로그 발진기 및 이를 이용한 주파수 합성기에 관한 것이다.
본 발명은 아날로그 입력단에 입력되는 전압 및 디지털 입력단에 입력되는 디지털 값에 따라 출력 신호의 주파수가 변화하는 발진기, 및 간헐적으로 상기 아날로그 입력단에 입력되는 전압을 제 1 임계 전압 및 제 2 임계 전압과 대소를 비교하여, 그 결과에 따라 상기 디지털 입력단에 입력되는 디지털 값을 변화시키는 디지털 동조기를 포함하는 전압 제어 디지털 아날로그 발진기를 제공한다. 또한 이를 이용한 주파수 합성기를 제공한다.
본 발명에 의한 발진기는 및 주파수 합성기는 잡음은 적으면서도 광대역의 주파수 출력을 얻을 수 있다는 장점이 있다.
발진기(oscillator), 주파수 합성기(frequency synthesizer), VCO(voltage controlled oscillator).