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公开(公告)号：KR102223652B1
公开(公告)日：2021-03-05
申请号：KR1020140125893A
申请日：2014-09-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 서브 샘플링 클록 생성 장치 및 방법에 대하여 개시한다. 본 발명의 일면에 따른 검출할 신호의 직교 서브 샘플링에 이용되는 서브 샘플링 클록(Sub Sampling Clock) 생성 장치는, 서브 샘플링 주파수의 N배인 제1 주파수 신호를 생성하는 주파수 생성기; 및 상기 제1 주파수 신호를 기설정된 제1 분배율로 분할하여 적어도 하나의 동상신호(In-Phase signal)를 생성하고, 상기 적어도 하나의 동상신호에 직교하는 적어도 하나의 직교신호(Quadrature signal)를 생성하며, 상기 적어도 하나의 동상신호 및 상기 적어도 하나의 직교신호를 그 위상 차를 유지하면서 기설정된 제2 분배율로 분할하여 상기 서브 샘플링 주파수에 대응하는 적어도 하나의 제1 신호 및 적어도 하나의 제2 신호를 생성하는 주파수 분배기;를 포함하는 것을 특징으로 한다.
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2.发明公开
公开(公告)号：KR1020170121457A
公开(公告)日：2017-11-02
申请号：KR1020160049891
申请日：2016-04-25
Applicant: 한국전자통신연구원
Abstract: CMOS 스위치를이용한주파수변환임피던스회로및 주파수변환임피던스회로를이용한송수신장치가개시된다. 주파수변환임피던스회로는, 대역통과필터특성을가지는주파수변환임피던스회로(Frequency Translated Impedance)에있어서, 차동입력신호를수신하는입력신호수신부; 및상기입력신호수신부에연결된복수의 CMOS 스위치와상기복수의 CMOS 스위치에연결된캐패시터를통하여상기차동입력신호를베이스밴드로필터링하는단위필터링부를포함하고, 상기복수의 CMOS 스위치는서로다른위상의클럭으로스위칭될수 있다.
Abstract translation: 公开了一种使用变频阻抗电路和使用CMOS开关的变频阻抗电路的收发器。 频率转换阻抗电路包括：输入信号接收单元，用于接收差分输入信号，频率转换阻抗电路具有带通滤波器特性; 以及单位滤波器，用于通过连接到所述输入信号接收单元的多个CMOS开关以及连接到所述多个CMOS开关的电容器通过基带来对所述差分输入信号进行滤波， 可以切换。
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公开(公告)号：KR1020160034661A
公开(公告)日：2016-03-30
申请号：KR1020140125893
申请日：2014-09-22
Applicant: 한국전자통신연구원
CPC classification number: H03L7/18
Abstract: 본발명은서브샘플링클록생성장치및 방법에대하여개시한다. 본발명의일면에따른검출할신호의직교서브샘플링에이용되는서브샘플링클록(Sub Sampling Clock) 생성장치는, 서브샘플링주파수의 N배인제1 주파수신호를생성하는주파수생성기; 및상기제1 주파수신호를기설정된제1 분배율로분할하여적어도하나의동상신호(In-Phase signal)를생성하고, 상기적어도하나의동상신호에직교하는적어도하나의직교신호(Quadrature signal)를생성하며, 상기적어도하나의동상신호및 상기적어도하나의직교신호를그 위상차를유지하면서기설정된제2 분배율로분할하여상기서브샘플링주파수에대응하는적어도하나의제1 신호및 적어도하나의제2 신호를생성하는주파수분배기;를포함하는것을특징으로한다.
Abstract translation: 公开了一种用于产生子采样时钟的装置和方法。 根据本发明的一个方面，用于生成被检测信号的正交子采样的子采样时钟的装置包括：频率发生器，其产生N次次采样频率的第一频率信号; 以及分频器，其通过将第一频率信号除以预先设定的第一分频比来产生至少一个同相信号，生成与至少一个同相信号正交的至少一个正交信号，并产生至少一个第一信号 以及至少一个第二信号，其通过将至少一个同相信号和至少一个正交信号除以预先建立的第二分频比来对应于子采样频率，同时保持同相信号和正交信号之间的相位差 。
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公开(公告)号：KR101587961B1
公开(公告)日：2016-01-26
申请号：KR1020120052200
申请日：2012-05-16
Applicant: 한국전자통신연구원
Abstract: 본발명은단일주파수합성기기반의 FDD 트랜시버에관한것으로서, 한개의단일주파수합성기를사용하여송신과수신시주파수상향변환및 하향변환할 수있도록캐리어주파수를생성하여제공함으로써전체적인시스템의면적, 전력소모및 설계복잡도를줄일수 있어시스템의성능을향상시킬수 있다.
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公开(公告)号：KR101408094B1
公开(公告)日：2014-06-17
申请号：KR1020100098106
申请日：2010-10-08
Applicant: 한국전자통신연구원
Inventor： 한선호
IPC: H04B1/10
CPC classification number: H04B1/30
Abstract: 무선통신 디지털 방식 수신기가 개시된다. 디지털 수신기는 필터, 증폭기, 및 주파수 선택적 잡음 제거기를 포함하며, 아날로그 신호를 입력 신호 크기에 따라 증폭/감쇠시키며, 원하는 대역 신호 이외의 백색 잡음과 간섭 신호를 효과적으로 감쇠시키는 잡음 감쇠 및 신호 파워 매핑부를 구비한다. 또한, 수신기는, 서브 샘플링 및 오버 샘플링을 수행하여 입력되는 아날로그 신호를 DC 주파수 대역 또는 중간 주파수 대역의 디지털 신호로 변환하는 다이나믹 신호 입력 레인지를 갖는 아날로그-디지털 변환부와, 상기 디지털 신호를 처리하는 디지털 신호 처리부를 포함함에 의해, 잡음 제거 성능이 최대화 또는 개선된다.
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Patent Agency Ranking
公开(公告)号：KR101081452B1
公开(公告)日：2011-11-09
申请号：KR1020080034310
申请日：2008-04-14
Applicant: 한국전자통신연구원
CPC classification number: H03G3/3052 , H03G3/3042
Abstract: 본발명에따른통신시스템의자동이득제어방법은, 제 1 송수신기및 제 2 송수신기사이의통신거리를측정하는단계, 및상기측정된통신거리에따라상기제 1 및제 2 송수신기들각각의송수신단의이득값을제어하는단계를포함한다.
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公开(公告)号：KR100877688B1
公开(公告)日：2009-01-09
申请号：KR1020060066409
申请日：2006-07-14
Applicant: 한국전자통신연구원
CPC classification number: H03J3/185 , H03B5/1253 , H03B5/1265 , H03B5/1293 , H03B2200/0048 , H03B2200/005 , H03J7/045 , H03J2200/10 , H03J2200/36 , H03L7/099 , H03L2207/06
Abstract: 본 발명은 전압제어발진기(VCO) 및 이에 사용되는 가변 커패시턴스 모듈에 대한 것이다. VCO는 입력 제어 신호(전압 또는 전류)에 대하여 어떤 주파수를 출력하는 회로이다. VCO는 인덕터와 가변 커패시터 그리고 인덕터와 커패시터에서 발생하는 손실 에너지를 보상하는 액티브 소자로 구성이 되어있다. VCO의 주파수 가변은 인덕턴스나 커패시턴스를 가변함으로써 가능하다. 일반적으로는 가변 커패시터 소자(바랙터)를 두어 제어 전압에 의해 커패시턴스가 바뀜으로써 VCO의 주파수가 바뀌도록 한다. 이때 가변 커패시터로 사용하는 소자들은 대부분 제어 전압에 대하여 주파수 가변이 선형적이지 않다. 비선형적인 주파수 가변은 결국 어떤 제어 전압 범위에서 VCO의 이득이 크게 변하는 결과를 가져온다. VCO의 이득 변화는 결국 PLL을 구성하였을 경우 전체 Loop 이득의 변화를 가져오고 출력 신호의 위상 잡음 변화를 가져온다. 이에 본 발명에서는 가변 커패시터를 제어 전압에 대하여 선형적인 주파수 가변 특성을 갖도록 설계하여 VCO의 이득이 일정하도록 하였다.
본 발명의 가변 커패시턴스 모듈은, 인가 전압축상에서 서로 다른 선형 가변 영역을 가지는 다수개의 가변 커패시턴스 소자로 이루어지며, 상기 가변 커패시턴스 소자들의 일단은 공통으로 연결되어 제어 전압이 인가되며, 상기 가변 커패시턴스 소자들의 타단은 서로 다른 고정 전압이 인가되는 것을 특징으로 한다.
VCO, 발진기, 가변 커패시터, 바렉터, PLL-
公开(公告)号：KR100779981B1
公开(公告)日：2007-11-28
申请号：KR1020050120416
申请日：2005-12-09
Applicant: 한국전자통신연구원
IPC: H01L27/02
Abstract: 본 발명은 고성능 집적형 인덕터에 관한 것으로, 실리콘 기판상에 배치되며 고저항의 폴리로 이루어지는 중심 관통 패턴형 그라운드 차폐층, 및 그라운드 차폐층 상에 배치되며 바깥쪽 금속 라인 폭에 비해서 안쪽 금속 라인 폭이 작게 형성된 나선형 금속 배선을 포함한 집적형 인덕터를 제공하며, 인덕터의 충실도와 자기 공진 주파수를 동시에 향상시킬 수 있다.
인덕터, 집적형, 평면형, 나선형, 금속 배선, 폭, patterned ground shield-
公开(公告)号：KR1020040054439A
公开(公告)日：2004-06-25
申请号：KR1020020081477
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H03K3/027
CPC classification number: H03K3/356104 , H03K3/012 , H03K23/667
Abstract: PURPOSE: A flipflop using complementary clocking and a prescaler using the same are provided to improve the current driving capacity by using the complementary relation between an NMOS transistor and a PMOS transistor. CONSTITUTION: A first p-type transistor(mp11) is connected between a supply voltage supply unit and the first node to receive data. A second p-type transistor(mp12) is connected between the first and the second nodes to receive the first clock. A first n-type transistor(mn11) is connected between the second node and the ground to receive the data. A third p-type transistor(mp13) is connected between the supply voltage supply unit and the third node. A second n-type transistor(mn12) is connected between the third and the fourth nodes to receive the first clock. A third n-type transistor(mn13) is connected between the fourth node and the ground. A fourth p-type transistor(mp14) is connected between the supply voltage supply unit and an output terminal. A fourth n-type transistor(mn14) is connected between the output terminal and the ground to receive the second clock. A fifth n-type transistor is connected between the first and the second nodes to receive the second clock. A fifth p-type transistor is connected between the third and the fourth nodes to receive the second clock.
Abstract translation: 目的：提供使用互补时钟的触发器和使用其的预分频器，以通过使用NMOS晶体管和PMOS晶体管之间的互补关系来提高电流驱动能力。 构成：第一个p型晶体管（mp11）连接在电源电压单元和第一个节点之间以接收数据。 第二p型晶体管（mp12）连接在第一和第二节点之间以接收第一时钟。 第一n型晶体管（mn11）连接在第二节点和地之间以接收数据。 第三p型晶体管（mp13）连接在电源电压单元和第三节点之间。 第二n型晶体管（mn12）连接在第三和第四节点之间以接收第一时钟。 第三n型晶体管（mn13）连接在第四节点和地之间。 第四个P型晶体管（mp14）连接在电源电压单元和输出端子之间。 第四n型晶体管（mn14）连接在输出端和地之间以接收第二时钟。 第五n型晶体管连接在第一和第二节点之间以接收第二时钟。 第五个p型晶体管连接在第三和第四个节点之间以接收第二个时钟。
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公开(公告)号：KR100421417B1
公开(公告)日：2004-03-09
申请号：KR1020010065150
申请日：2001-10-22
IPC: H03F1/42
Abstract: PURPOSE: A broadband high gain amplification circuit is provided to maintain a high gain and a bandwidth even though an input frequency is increased. CONSTITUTION: An amplification part(100) amplifies an input signal. An impedance control part(200) constitutes a current mirror by receiving a constant voltage(Vb1), and improves a gain of the amplification part by increasing an output impedance of the amplification part at a half power frequency where the gain of the amplification becomes a half of its peak value. The impedance control part includes an inductor(210) connected to a power supply, and a PMOS(220) having a gate connected to the constant voltage and being connected to the inductor, and a resistor(230) connected between one side of the PMOS and another side of the inductor and connected to another side of the PMOS.
Abstract translation: 目的：提供宽带高增益放大电路以保持高增益和带宽，即使输入频率增加。 构成：放大部分（100）放大输入信号。 通过接收恒定电压（Vb1），阻抗控制部（200）构成电流反射镜，并且通过在放大部的增益变为α的半功率频率处增大放大部的输出阻抗来提高放大部的增益 其峰值的一半。 阻抗控制部分包括连接到电源的电感器（210）和具有连接到恒定电压的栅极并连接到电感器的PMOS（220），以及连接在PMOS的一侧之间的电阻器（230） 并且电感器的另一侧连接到PMOS的另一侧。
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