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    Verfahren zur Integration eines abgegrenzten Phasenwechselspeichers mit bei einem Schwellenwert schaltendem Material
    22.
    发明专利
    Verfahren zur Integration eines abgegrenzten Phasenwechselspeichers mit bei einem Schwellenwert schaltendem Material 未知

    公开(公告)号：DE112018000142B4

    公开(公告)日：2021-02-18

    申请号：DE112018000142

    申请日：2018-01-09

    Applicant: IBM

    Inventor： KIM WANKI ,  LAM CHUNG HON ,  BRUCE ROBERT ,  CARTA FABIO

    IPC: H01L45/00 ,  H01L21/82 ,  H01L27/24

    Abstract: Verfahren zum Herstellen einer Phasenwechsel-Speicheranordnung, wobei das Verfahren umfasst:Bilden (202) einer Vielzahl Basiselektroden (104);Abscheiden (204) von Selektormaterial (118) in einer durchgehenden Schicht oberhalb und in Kontakt mit den Basiselektroden, wobei das Selektormaterial so beschaffen ist, dass es elektrischen Strom nur leitet, wenn eine an das Selektormaterial angelegte Spannung einen Spannungs-Schwellenwert überschreitet;Abscheiden (208) einer dielektrischen Opferschicht (502) oberhalb des Selektormaterials;Bilden (210) einer Vielzahl Speichersäulen (108) innerhalb der dielektrischen Opferschicht (502) oberhalb des Selektormaterials, wobei jede der Speichersäulen ein von einem dielektrischen Mantel (112) umgebenes Phasenwechselmaterial (110) enthält, wobei das Selektormaterial in Reihenschaltung zwischen jeweils einer der Vielzahl Basiselektroden und dem Phasenwechselmaterial angeordnet ist;Entfernen (212) der dielektrischen Opferschicht unter Beibehaltung der durchgehenden Schicht aus Selektormaterial; undBilden (216) einer Vielzahl Deckelektroden (106) oberhalb der Speichersäulen, wobei die Deckelektroden elektrisch mit den Speichersäulen verbunden sind.

    Integration eines abgegrenzten Phasenwechselspeichers mit bei einem Schwellenwert schaltendem Material
    23.
    发明专利
    Integration eines abgegrenzten Phasenwechselspeichers mit bei einem Schwellenwert schaltendem Material 未知

    公开(公告)号：DE112018000142T5

    公开(公告)日：2019-07-25

    申请号：DE112018000142

    申请日：2018-01-09

    Applicant: IBM

    Inventor： KIM WANKI ,  LAM CHUNG HON ,  BRUCE ROBERT ,  CARTA FABIO

    IPC: H01L45/00 ,  H01L21/82 ,  H01L27/24

    Abstract: Phasenwechsel-Speicheranordnung und Verfahren zum Herstellen derselben. Die Phasenwechsel-Speicheranordnung enthält eine Vielzahl Basiselektroden, Deckelektroden und Speichersäulen. Jede der Speichersäulen enthält von einem dielektrischen Mantel umgebenes Phasenwechselmaterial. Das Phasenwechselmaterial ist in Reihenschaltung zwischen jeweils einer der Vielzahl Basiselektroden und jeweils einer der Vielzahl Deckelektroden angeordnet. Zwischen den Speichersäulen und der Vielzahl Basiselektroden ist eine durchgehende Schicht aus Selektormaterial angeordnet. Das Selektormaterial ist so beschaffen, dass es elektrischen Strom nur leitet, wenn eine an das Selektormaterial angelegte Spannung einen Spannungs-Schwellenwert überschreitet.

    One-mask phase change memory process integration
    24.
    发明专利
    One-mask phase change memory process integration 未知

    公开(公告)号：GB2497033B

    公开(公告)日：2014-06-11

    申请号：GB201303963

    申请日：2011-07-11

    Applicant: IBM ,  MACRONIX INT CO LTD

    Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  LUNG HASIANG-LAN ,  JOSEPH ERIC ANDREW

    IPC: H01L45/00

    Abstract: An example embodiment disclosed is a phase change memory cell in a semiconductor wafer. The semiconductor wafer includes a first metalization layer (Metal 1). The phase change memory cell includes an insulating substrate defining a non-sublithographic via. The non-sublithographic via is located on the first metalization layer and includes a bottom and a sidewall. Intermediate insulating material is positioned below the insulating substrate. The intermediate insulating material defines a sublithographic aperture passing through the bottom of the non-sublithographic via. A bottom electrode is positioned within the sublithographic aperture, and is composed of conductive non-phase change material. The non-sublithographic via includes phase change material positioned within. The phase change material is electrically coupled to the bottom electrode. A liner is positioned along the sidewall of the non-sublithographic via. The liner is electrically coupled to the phase change material and is composed of the conductive non-phase change material.

    Integration eines Phasenwechselspeicherprozesses mit einer Maske
    26.
    发明专利
    Integration eines Phasenwechselspeicherprozesses mit einer Maske 未知

    公开(公告)号：DE112011101925T5

    公开(公告)日：2013-08-29

    申请号：DE112011101925

    申请日：2011-07-11

    Applicant: IBM ,  MACRONIX INT CO LTD

    Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  JOSEPH ERIC ANDREW ,  LUNG HASIANG-LAN

    IPC: H01L45/00

    Abstract: Als beispielhafte Ausführungsform wird ein Verfahren zum Herstellen einer Phasenwechsel-Speicherzelle offenbart. Das Verfahren beinhaltet das Bilden einer nicht sublithografischen Durchkontaktierung innerhalb eines isolierenden Substrats. Das isolierende Substrat wird auf derselben Schicht wie eine erste Metallisierungsschicht (Metall 1) eines Halbleiterwafers eingebettet und beinhaltet einen Boden und eine Seitenwand. Durch den Boden der nicht sublithografischen Durchkontaktierung wird eine sublithografische Öffnung gebildet, die sich bis zu einem vergrabenen leitenden Material erstreckt. Die sublithografische Öffnung wird mit einem leitenden nicht phasenveränderlichen Material ausgefüllt. Darüber hinaus wird innerhalb der nicht sublithografischen Durchkontaktierung ein Phasenwechselmaterial abgeschieden.

    One-mask phase change memory process integration
    27.
    发明专利
    One-mask phase change memory process integration 未知

    公开(公告)号：GB2497033A

    公开(公告)日：2013-05-29

    申请号：GB201303963

    申请日：2011-07-11

    Applicant: IBM ,  MACRONIX INT CO LTD

    Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  LUNG HASIANG-LAN ,  JOSEPH ERIC ANDREW

    IPC: H01L45/00

    Abstract: An example embodiment disclosed is a method for fabricating a phase change memory cell. The method includes forming a non-sublithographic via within an insulating substrate. The insulating substrate is embedded on the same layer as a first metalization layer (Metal 1) of a semiconductor wafer, and includes a bottom and a sidewall. A sublithographic aperture is formed through the bottom of the non-sublithographic via and extends to a buried conductive material. The sublithographic aperture is filled with a conductive non-phase change material. Furthermore, phase change material is deposited within the non-sublithographic via.

    Single crystal phase change material
    28.
    发明专利
    Single crystal phase change material 未知

    公开(公告)号：GB2488692A

    公开(公告)日：2012-09-05

    申请号：GB201208734

    申请日：2010-11-03

    Applicant: IBM ,  MACRONIX INT CO LTD

    Inventor： LAM CHUNG HON ,  SCHROTT ALEJANDRO G ,  CHEN CHIEH-FANG

    IPC: H01L45/00 ,  B05D5/00 ,  G11C13/00 ,  H01L21/28 ,  H01L27/24

    Abstract: A method for fabricating a phase change memory (PCM) cell includes forming a dielectric layer over an electrode, the electrode comprising an electrode material; forming a via hole in the dielectric layer such that the via hole extends down to the electrode; and growing a single crystal of a phase change material on the electrode in the via hole. A phase change memory (PCM) cell includes an electrode comprising an electrode material; a dielectric layer over the electrode; a via hole in the dielectric layer; and a single crystal of a phase change material located in the via hole, the single crystal contacting the electrode at the bottom of the via hole.

    Area efficient neuromorphic circuits
    29.
    发明专利
    Area efficient neuromorphic circuits 未知

    公开(公告)号：GB2487636A

    公开(公告)日：2012-08-01

    申请号：GB201200716

    申请日：2010-08-25

    Applicant: IBM

    Inventor： BREITWISCH MATTHEW JOSEPH ,  LAM CHUNG HON ,  RAJENDRAN BIPIN ,  MODHA DHARMENDRA SHANTILAL

    IPC: G06N3/063 ,  G11C11/54 ,  H01L27/28

    Abstract: A neuromorphic circuit includes a first field effect transistor in a first diode configuration establishing an electrical connection between a first gate and a first drain of the first field effect transistor. The neuromorphic circuit also includes a second field effect transistor in a second diode configuration establishing an electrical connection between a second gate and a second drain of the second field effect transistor. The neuromorphic circuit further includes variable resistance material electrically connected to both the first drain and the second drain, where the variable resistance material provides a programmable resistance value. The neuromorphic circuit additionally includes a first junction electrically connected to the variable resistance material and providing a first connection point to an output of a neuron circuit, and a second junction electrically connected to the variable resistance material and providing a second connection point to the output of the neuron circuit.

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