公开(公告)号：DE102018129298A1

公开(公告)日：2019-06-27

申请号：DE102018129298

申请日：2018-11-21

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS ,  MADDURI VENKATESWARA

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen von vorzeichenbehafteter Multiplikation von gepackten vorzeichenbehafteten Doppelwörtern und Akkumulation mit einem vorzeichenbehafteten Quadwort. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: ein erstes Quellregister, um eine erste Vielzahl von gepackten vorzeichenbehafteten Doppelwort-Datenelementen zu speichern; ein zweites Quellregister, um eine zweite Vielzahl von gepackten vorzeichenbehafteten Doppelwort-Datenelementen zu speichern; ein drittes Quellregister, um eine Vielzahl von gepackten vorzeichenbehafteten Quadwort-Datenelementen zu speichern;Ausführungsschaltungsanordnung, um den decodierten Befehl auszuführen, wobei die Ausführungsschaltungsanordnung Folgendes umfasst:Multipliziererschaltungsanordnung, um ein erstes und zweites gepacktes vorzeichenbehaftetes Doppelwort-Datenelement aus dem ersten Quellregister mit einem dritten bzw. vierten gepackten vorzeichenbehafteten Doppelwort-Datenelement aus dem zweiten Quellregister zu multiplizieren, um ein erstes und zweites temporäres vorzeichenbehaftetes Quadwortprodukt zu generieren, wobei die Multipliziererschaltungsanordnung dazu dient, ein erstes, zweites, drittes und viertes vorzeichenbehaftetes Doppelwort-Datenelement auf Basis des Opcodes des Befehls auszuwählen; Akkumulationsschaltungsanordnung, um das erste temporäre vorzeichenbehaftete Quadwortprodukt mit einem ersten gepackten vorzeichenbehafteten Quadwortwert, der aus dem dritten Quellregister gelesen wird, zu kombinieren, um ein erstes akkumuliertes vorzeichenbehaftetes Quadwortergebnis zu generieren, und um das zweite temporäre vorzeichenbehaftete Quadwortprodukt mit einem zweiten gepackten vorzeichenbehafteten Quadwortwert, der aus dem dritten Quellregister gelesen wird, zu kombinieren, um ein zweites akkumuliertes vorzeichenbehaftetes Quadwortergebnis zu generieren; ein Zielregister oder das dritte

公开(公告)号：DE102018128939A1

公开(公告)日：2019-06-27

申请号：DE102018128939

申请日：2018-11-19

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  MURRAY CARL ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CHARNEY MARK ,  VALENTINE ROBERT ,  CORBAL JESUS ,  GIRKAR MILIND ,  TOLL BRET

IPC: G06F9/30

Abstract: Vorrichtung und Verfahren zum Ausführen einer vorzeichenbehafteten gebrochenen Multiplikation gepackter Datenelemente. Eine Ausführungsform eines Prozessors umfasst z. B. Folgendes: einen Decodierer, um einen Befehl zu decodieren; ein erstes Quellregister, um erste mehrere gepackte vorzeichenbehaftete Wortdatenelemente zu speichern; ein zweites Quellregister, um zweite mehrere gepackte vorzeichenbehaftete Wortdatenelemente zu speichern; ein Steuerregister, um einen Rundungssteuerwert zu speichern, um eine Rundungsbetriebsart anzugeben; eine Ausführungsschaltungsanordnung, um den decodierten Befehl auszuführen, wobei die Ausführungsschaltungsanordnung Folgendes umfasst: eine Multipliziererschaltungsanordnung, um jedes der gepackten vorzeichenbehafteten Wortdatenelemente der ersten Mehreren mit einem entsprechenden gepackten vorzeichenbehafteten Wortdatenelement der zweiten Mehreren gleichzeitig zu multiplizieren, um mehrere vorzeichenbehaftete Doppelwortprodukte zu erzeugen; eine Umsetzungsschaltungsanordnung, um die mehreren vorzeichenbehafteten Doppelwortprodukte in mehrere gebrochene vorzeichenbehaftete Wörter umzusetzen, wobei die Umsetzungsschaltungsanordnung eine Rundungsschaltungsanordnung enthält, um die vorzeichenbehafteten Doppelwortprodukte in Übereinstimmung mit der durch den Rundungssteuerwert angegebenen Rundungsbetriebsart zu runden, um die mehreren gebrochenen vorzeichenbehafteten Wörter zu erzeugen; und ein Zielregister, um die mehreren gebrochenen vorzeichenbehafteten Wörter als gepackte vorzeichenbehaftete gebrochene Wortdatenelemente an spezifizierten Datenelementpositionen innerhalb des Zielregisters zu speichern.

公开(公告)号：DE102018006801A1

公开(公告)日：2019-04-04

申请号：DE102018006801

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von Linksverschiebungsoperationen bei gepackten Quadword-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer zum Decodieren eines Linksverschiebungsbefehls zum Erzeugen eines decodierten Linksverschiebungsbefehls; ein erstes Quellregister zum Speichern von mehreren gepackten Quadword-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Linksverschiebungsbefehls, wobei die Ausführungsschaltung eine Verschiebungsschaltung zum Linksverschieben mindestens von ersten und zweiten gepackten Quadword-Datenelementen jeweils von ersten und zweiten gepackten Quadword-Datenelementorten in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, zum Erzeugen von ersten und zweiten nach links verschobenen Quadwords umfasst; wobei die Ausführungsschaltung die Auswahl einer spezifizierten Gruppe von höchstwertigen Bits der ersten und zweiten nach links verschobenen Quadwords veranlasst, die in die niederwertigsten Bit-Regionen von jeweils ersten und zweiten Quadword-Datenelementorten eines Zielregisters zu schreiben sind; und das Zielregister die spezifizierte Gruppe der höchstwertigen Bits der ersten und zweiten nach links verschobenen Quadwords speichert.

公开(公告)号：DE102018006757A1

公开(公告)日：2019-04-04

申请号：DE102018006757

申请日：2018-08-27

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F7/38

Abstract: Es werden Ausführungsformen von Befehlen und Verfahren zur Ausführung der Befehle und Ressourcen zum Ausführen der Befehle ausführlich beschrieben. Zum Beispiel ist in einer Ausführungsform ein Prozessor beschrieben, der Folgendes aufweist: eine Decodierschaltung zum Decodieren eines Befehls, der Bereiche für einen Opcode, eine gepackte Datenquelloperandkennung und eine gepackte Datenzieloperandkennung aufweist; und eine Ausführungsschaltung zum Ausführen des decodierten Befehls zum Umwandeln eines Datenelements von einer niederwertigsten gepackten Datenelementposition des gekennzeichneten gepackten Datenquelloperanden von einer Festkommadarstellung zu einer Gleitkommadarstellung, Speichern der Gleitkommadarstellung in einer niederwertigsten gepackten 32-Bit-Datenelementposition des gekennzeichneten gepackten Datenzieloperanden und Nullstellen aller verbleibenden gepackten Datenelemente des gekennzeichneten gepackten Datenzieloperanden.

公开(公告)号：DE102018006008A1

公开(公告)日：2019-04-04

申请号：DE102018006008

申请日：2018-07-30

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  CHARNEY MARK J ,  VALENTINE ROBERT ,  YANG BINWEI

IPC: G06F9/38

Abstract: Eine Ausführungsform eines Prozessors umfasst beispielsweise: einen Decoder zum Decodieren eines ersten Befehls, um einen decodierten Befehl zu erzeugen; ein erstes Quellenregister zum Speichern einer ersten Vielzahl von gepackten reellen und imaginären Datenelementen; ein zweites Quellenregister zum Speichern einer zweiten Vielzahl von gepackten reellen und imaginären Datenelementen; und einen Ausführungsschaltkreis zum Ausführen des decodierten Befehls, wobei der Ausführungsschaltkreis umfasst: einen Multiplikationsschaltkreis zum Auswählen reeller und imaginärer Datenelemente im ersten Quellenregister und im zweiten Quellenregister für die Multiplikation, einen Additionsschaltkreis zum Addieren eines ersten Teilsatzes der Vielzahl von imaginären Produkten und zum Subtrahieren eines zweiten Teilsatzes der Vielzahl von imaginären Produkten, um ein erstes temporäres Ergebnis zu erzeugen, und zum Addieren eines dritten Teilsatzes der Vielzahl von imaginären Produkten und zum Subtrahieren eines vierten Teilsatzes der Vielzahl von imaginären Produkten, um ein zweites temporäres Ergebnis zu erzeugen, einen Akkumulationsschaltkreis zum Kombinieren des ersten temporären Ergebnisses mit ersten Daten eines Zielregisters, und zum Kombinieren des zweiten temporären Ergebnisses mit zweiten Daten des Zielregisters, und zum Speichern des ersten endgültigen Ergebnisses und des zweiten endgültigen Ergebnisses im Zielregister.

公开(公告)号：DE102018005977A1

公开(公告)日：2019-04-04

申请号：DE102018005977

申请日：2018-07-27

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J

IPC: G06F7/483

Abstract: Ausführungsformen einer Anweisung, ihr Betrieb und Ausführungsunterstützung für die Anweisung werden beschrieben. Bei einigen Ausführungsformen umfasst ein Prozessor Decodierschaltung zum Decodieren einer Anweisung, aufweisend Felder für einen Opcode, eine Kennung eines gepackte Datenquellenoperanden und eine Kennung eines gepackte Datenzieloperanden; und Ausführungsschaltung zum Ausführen der decodierten Anweisung zum Umwandeln eines Gleitkomma-Datenelements einfacher Genauigkeit von einer niedrigstwertigen Position des gepackten Datenelements des identifizierten Quellenoperanden zu einer Festkommawiedergabe, Speichern der Festkommawiedergabe als 32-Bit-Ganzzahl und ein 32-Bit-Ganzzahlexponent an den zwei niedrigstwertigen Positionen für gepackte Datenelemente des identifizierten Zieloperanden gepackter Daten, und Nullsetzen aller verbleibenden gepackten Datenelemente des identifizierten Zieloperanden gepackter Daten.

公开(公告)号：DE102018005859A1

公开(公告)日：2019-04-04

申请号：DE102018005859

申请日：2018-07-25

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMAD-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  CHARNEY MARK J ,  VALENTINE ROBERT ,  YANG BINWEI

IPC: G06F7/483 ,  G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Multiplizieren von gepackten echten und imaginären Komponenten von komplexen Zahlen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten echten und imaginären Datenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten echten und imaginären Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, die Ausführungsschaltung umfassend: eine Multipliziererschaltung zum Auswählen von echten und imaginären Datenelementen im ersten Quellregister und zweiten Quellregister zum Multiplizieren, wobei die Multipliziererschaltung jedes ausgewählte imaginäre Datenelement im ersten Quellregister mit einem ausgewählten echten Datenelement im zweiten Quellregister multipliziert, und zum Multiplizieren jedes ausgewählten echten Datenelements im ersten Quellregister mit einem ausgewählten imaginären Datenelement im zweiten Quellregister zum Erzeugen einer Vielzahl von imaginären Produkten, eine Addiererschaltung zum Addieren eines ersten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines ersten temporären Ergebnisses und zum Addieren eines zweiten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines zweiten temporären Ergebnisses; eine Negationsschaltung zum Negieren des ersten temporären Ergebnisses zum Erzeugen eines dritten temporären Ergebnisses und zum Negieren des zweiten temporären Ergebnisses zum Erzeugen eines vierten temporären Ergebnisses; eine Akkumulationsschaltung zum Kombinieren des dritten temporären Ergebnisses mit ersten Daten aus einem Zielregister zum Erzeugen eines ersten Endergebnisses und zum Kombinieren des vierten temporären Ergebnisses mit zweiten Daten aus dem Zielregister zum Erzeugen eines zweiten Endergebnisses und zum Speichern des ersten Endergebnisses und des zweiten Endergebnisses zurück in das Zielregister.

公开(公告)号：FR3115616A1

公开(公告)日：2022-04-29

申请号：FR2109864

申请日：2021-09-20

Applicant: INTEL CORP

Inventor： HERDRICH ANDREW ,  LIU YEN-CHENG ,  MADDURI VENKATESWARA ,  GANAPATHY KRISHNAKUMAR ,  VERPLANKE EDWIN ,  GIANOS CHRISTOPHER ,  ALAM HANNA ,  NUZMAN JOSEPH ,  NOVAKOVSKY LARISA

IPC: G06F12/084 ,  G06F12/08 ,  G06F12/0806

Abstract: Titre de l'invention : Matériel et prise en charge de configuration pour l'allocation de ressources partagées Des modes de réalisation destinés à allouer des ressources partagées sont divulgués. Dans un mode de réalisation, un appareil comprend un cœur et un sélecteur de débit matériel. Le sélecteur de débit matériel est destiné, en réponse à une première indication selon laquelle la demande de largeur de bande de mémoire provenant du cœur a atteint une valeur de seuil, à déterminer une valeur de retard devant être utilisée pour limiter l'allocation de largeur de bande de mémoire au cœur. Le sélecteur de débit matériel comprend un contrôleur ayant un premier compteur destiné à compter une deuxième indication de demande de largeur de bande de mémoire provenant du premier cœur et un deuxième compteur destiné à compter des expirations de fenêtres temporelles. La première indication est basée sur une différence entre la valeur du premier compteur et la valeur du deuxième compteur. Figure: Figure 1

公开(公告)号：DE102021121210A1

公开(公告)日：2022-03-31

申请号：DE102021121210

申请日：2021-08-16

Applicant: INTEL CORP

Inventor： HERDRICH ANDREW J ,  LIU YEN-CHENG ,  MADDURI VENKATESWARA ,  GANAPATHY KRISHNAKUMAR K ,  VERPLANKE EDWIN ,  GIANOS CHRISTOPHER ,  ALAM HANNA ,  NUZMAN JOSEPH ,  NOVAKOVSKY LARISA

IPC: G06F9/50

Abstract: Ausführungsformen zum Zuweisen gemeinsam genutzter Ressourcen sind offenbart. Bei einer Ausführungsform beinhaltet eine Vorrichtung einen Kern und einen Hardwareratenwähler. Der Hardwareratenwähler ist dazu ausgelegt, in Reaktion auf eine erste Angabe, dass der Bedarf an Speicherbandbreite von dem Kern einen Schwellenwert erreicht hat, einen Verzögerungswert zu bestimmen, der verwendet werden soll, um die Zuweisung von Speicherbandbreite an den Kern zu begrenzen. Der Hardwareratenwähler beinhaltet eine Steuerung, die einen ersten Zähler zum Zählen einer zweiten Angabe eines Bedarfs an Speicherbandbreite von dem ersten Kern und einen zweiten Zähler zum Zählen von Abläufen von Zeitfenstern aufweist. Die erste Angabe basiert auf einer Differenz zwischen dem ersten Zählerwert und dem zweiten Zählerwert.

公开(公告)号：DE102018132200A1

公开(公告)日：2019-06-27

申请号：DE102018132200

申请日：2018-12-14

Applicant: INTEL CORP

Inventor： ANDERSON CRISTINA ,  CORNEA-HASEGAN MARIUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS

IPC: G06F9/302 ,  G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen einer Umkehrung. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer, um einen Umkehrbefehl zu decodieren, um einen decodierten Umkehrbefehl zu generieren; ein Quellenregister, um mindestens ein gepacktes Eingabedatenelement zu speichern; ein Zielregister, um ein Ergebnisdatenelement zu speichern; und eine reziproke Ausführungsverschaltung, um den decodierten Umkehrbefehl auszuführen, wobei die reziproke Ausführungsverschaltung einen ersten Abschnitt des gepackten Eingabedatenelements als einen Index für eine Datenstruktur zu verwenden hat, die eine Vielzahl von Sätzen von Koeffizienten enthält, um einen ersten Satz von Koeffizienten aus der Vielzahl der Sätze zu identifizieren, wobei die reziproke Ausführungsverschaltung unter Verwendung einer Kombination der Koeffizienten und eines zweiten Abschnitts des gepackten Eingabedatenelements eine Umkehrung des gepackten Eingabedatenelements zu erzeugen hat.