公开(公告)号：KR20200140395A

公开(公告)日：2020-12-15

申请号：KR20207034869

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O'HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.

公开(公告)号：DE102019107055A1

公开(公告)日：2019-10-24

申请号：DE102019107055

申请日：2019-03-19

Applicant: INTEL CORP

Inventor： CHAPPELL ROBERT S ,  BRANDT JASON W ,  COX ALAN ,  MALLICK ASIT ,  NUZMAN JOSEPH ,  VEN ARJAN VAN DE

IPC: G06F21/55

Abstract: Ausführungsformen von Befehlen werden hierin detailliert, einschließlich einer oder mehrerer von 1) einem Branch-Fence-Befehl, -Präfix oder -Varianten (BFENCE); 2) einem Predictor-Fence-Befehl, -Präfix oder -Varianten (PFENCE); 3) einem Exception-Fence-Befehl, -Präfix oder -Varianten (EFENCE); 4) einem Address-Computation-Fence-Befehl, -Präfix oder -Varianten (AFENCE); 5) einem Register-Fence-Befehl, -Präfix oder -Varianten (RFENCE); und zusätzlich Modi, die die obige Semantik auf einige oder alle gewöhnlichen Befehle anwenden.

公开(公告)号：WO2012087561A3

公开(公告)日：2012-08-16

申请号：PCT/US2011063466

申请日：2011-12-06

Applicant: INTEL CORP ,  SAGER DAVID J ,  SASANKA RUCHIRA ,  GABOR RON ,  RAIKIN SHLOMO ,  NUZMAN JOSEPH ,  PELED LEEOR ,  DOMER JASON A ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

Inventor： SAGER DAVID J ,  SASANKA RUCHIRA ,  GABOR RON ,  RAIKIN SHLOMO ,  NUZMAN JOSEPH ,  PELED LEEOR ,  DOMER JASON A ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F8/4442 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/54 ,  G06F11/3612 ,  G06F11/3636 ,  G06F11/3648 ,  G06F2213/0038

Abstract: Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program into multiple parallel threads are described. In some embodiments, the systems and apparatuses execute a method of original code decomposition and/or generated thread execution.

Abstract translation: 描述了用于将程序自动分解成多个并行线程的硬件和软件系统的系统，设备和方法。 在一些实施例中，系统和设备执行原始代码分解和/或生成的线程执行的方法。

公开(公告)号：DE112016007566T5

公开(公告)日：2019-09-26

申请号：DE112016007566

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O´HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: Es sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für heterogene Berechnung beschrieben. In manchen Ausführungsformen versendet ein Hardware-heterogener Planer Anweisungen zur Ausführung auf einem oder mehreren einer Vielzahl von heterogenen Verarbeitungselementen, wobei die Anweisungen einem Codefragment entsprechen, das durch das eine oder die mehreren der Vielzahl von heterogenen Verarbeitungselementen zu verarbeiten ist, wobei die Anweisungen native Anweisungen an zumindest einer des einen oder der mehreren der Vielzahl von heterogenen Verarbeitungselementen sind.

公开(公告)号：DE112017002277T5

公开(公告)日：2019-01-17

申请号：DE112017002277

申请日：2017-06-02

Applicant: INTEL CORP

Inventor： GABOR RON ,  NUZMAN JOSEPH ,  STARK TOMER

IPC: G06F21/12 ,  G06F12/02

Abstract: Eine Ausführungsform stellt ein Gerät bereit. Das Gerät weist einen linearen Adressraum, Metadatenlogik und verbesserte Adressraum-Layoutrandomisierungs-(ASLR)-Logik auf. Der lineare Adressraum weist eine Metadaten-Datenstruktur auf. Die Metadatenlogik soll einen Metadatenwert erzeugen. Die verbesserte ASLR-Logik 138 soll Metadatenwerte und eine lineare Adresse zu einem Adresszeiger kombinieren und den Metadatenwert zu der Metadaten-Datenstruktur an einem Ort, zu dem mindestens ein Abschnitt der linearen Adresse zeigt, speichern. Der Adresszeiger entspricht einer scheinbaren Adresse in einem verbesserten Adressraum. Eine Größe des verbesserten Adressraums ist größer als eine Größe des linearen Adressraums.

公开(公告)号：ES2903001T3

公开(公告)日：2022-03-30

申请号：ES16879720

申请日：2016-11-22

Applicant: INTEL CORP

Inventor： STARK TOMER ,  GABOR RON ,  NUZMAN JOSEPH ,  SADE RAANAN ,  BIGBEE BRYANT E

IPC: G06F12/02 ,  G06F9/38 ,  G06F11/07 ,  G06F12/00 ,  G06F12/109 ,  G06F12/14 ,  G06F21/60

Abstract: Un procesador de hardware (100) que comprende: una unidad de ejecución (104) para ejecutar una instrucción para solicitar acceso a un bloque de una memoria (100) a través de un puntero (105) al bloque de la memoria (100); y una unidad de gestión de memoria (106) para permitir el acceso al bloque de la memoria (100) cuando se valida un valor de detección de corrupción de memoria en el puntero (105) con un valor de detección de corrupción de memoria en la memoria para el bloque (100), caracterizado por que puede seleccionarse por software una posición del valor de detección de corrupción de memoria en el puntero (105) entre una primera ubicación y una segunda ubicación diferente.

公开(公告)号：DE112011104596T5

公开(公告)日：2014-01-16

申请号：DE112011104596

申请日：2011-12-06

Applicant: INTEL CORP

Inventor： SAGER DAVID J ,  RAIKIN SHLOMO ,  DOMER JASON A ,  SASANKA RUCHIRA ,  GABOR RON ,  NUZMAN JOSEPH ,  PELED LEEOR ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

IPC: G06F9/30 ,  G06F9/38

Abstract: Systeme, Vorrichtungen und Verfahren für ein Hardware- und Softwaresystem zum automatischen Zerlegen eines Programms in mehrere parallele Threads werden beschrieben. In einigen Ausführungsformen führen die Systeme und Vorrichtungen ein Verfahren zum Zerlegen eines ursprünglichen Codes und/oder einer generierten Thread-Ausführung aus.

公开(公告)号：GB2499762A

公开(公告)日：2013-08-28

申请号：GB201310833

申请日：2011-12-06

Applicant: INTEL CORP

Inventor： SAGER DAVID J ,  SASANKA RUCHIRA ,  GABOR RON ,  RAIKIN SHLOMO ,  NUZMAN JOSEPH ,  PELED LEEOR ,  DOMER JASON A ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

IPC: G06F9/38 ,  G06F9/54 ,  G06F11/36

Abstract: Systems, apparatuses, and methods for a hardware and software system to automatically decompose a program into multiple parallel threads are described. In some embodiments, the systems and apparatuses execute a method of original code decomposition and/or generated thread execution.

公开(公告)号：EP3210123A4

公开(公告)日：2018-05-09

申请号：EP15851712

申请日：2015-08-19

Applicant: INTEL CORP

Inventor： KOUFATY DAVID A ,  NEIGER GILBERT ,  SANKARAN RAJESH M ,  ANDERSON ANDREW V ,  DULLOOR SUBRAMANYA R ,  HAAS WERNER ,  NUZMAN JOSEPH

IPC: G06F12/14 ,  G06F12/10 ,  G06F21/52

CPC classification number: G06F12/1466 ,  G06F21/52 ,  G06F2212/1052

Abstract: A processing system includes a processing core to execute a task and a memory management unit, coupled to the core. The memory management unit includes a storage unit to store a page table entry including one or more identifiers of memory frames, a protection key, and an access mode bit indicating whether the one or more memory frames are accessible according to a user mode or according to a supervisor mode, a first permission register including a plurality of fields, each field comprising a set of bits reflecting a set of memory access permissions under the user mode, and a second permission register storing a plurality of fields, each field comprising a set of bits reflecting a set of memory access permissions under the supervisor mode.

公开(公告)号：FR3115616A1

公开(公告)日：2022-04-29

申请号：FR2109864

申请日：2021-09-20

Applicant: INTEL CORP

Inventor： HERDRICH ANDREW ,  LIU YEN-CHENG ,  MADDURI VENKATESWARA ,  GANAPATHY KRISHNAKUMAR ,  VERPLANKE EDWIN ,  GIANOS CHRISTOPHER ,  ALAM HANNA ,  NUZMAN JOSEPH ,  NOVAKOVSKY LARISA

IPC: G06F12/084 ,  G06F12/08 ,  G06F12/0806

Abstract: Titre de l'invention : Matériel et prise en charge de configuration pour l'allocation de ressources partagées Des modes de réalisation destinés à allouer des ressources partagées sont divulgués. Dans un mode de réalisation, un appareil comprend un cœur et un sélecteur de débit matériel. Le sélecteur de débit matériel est destiné, en réponse à une première indication selon laquelle la demande de largeur de bande de mémoire provenant du cœur a atteint une valeur de seuil, à déterminer une valeur de retard devant être utilisée pour limiter l'allocation de largeur de bande de mémoire au cœur. Le sélecteur de débit matériel comprend un contrôleur ayant un premier compteur destiné à compter une deuxième indication de demande de largeur de bande de mémoire provenant du premier cœur et un deuxième compteur destiné à compter des expirations de fenêtres temporelles. La première indication est basée sur une différence entre la valeur du premier compteur et la valeur du deuxième compteur. Figure: Figure 1