公开(公告)号：FR3057392A1

公开(公告)日：2018-04-13

申请号：FR1659803

申请日：2016-10-11

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： PETITDIDIER SEBASTIEN ,  LISART MATHIEU

IPC: H01L23/52 ,  H01L23/528 ,  H05K1/02

Abstract: L'invention concerne une puce de circuit intégré comportant un empilement d'interconnexions, dans lequel est formée une cavité (12), remplie d'au moins un premier matériau (14) ayant une sélectivité au polissage et/ou à la gravure différente de plus de 10 % par rapport aux matériaux (2, 6, 8) formant l'empilement d'interconnexion.

公开(公告)号：FR2986356A1

公开(公告)日：2013-08-02

申请号：FR1250787

申请日：2012-01-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SOUDE THIERRY ,  SARAFIANOS ALEXANDRE ,  LA ROSA FRANCESCO

IPC: H01L23/58 ,  G06K19/073

Abstract: L'invention concerne un circuit intégré comprenant : un substrat semiconducteur (62) d'un premier type de conductivité en surface duquel est défini au moins un caisson d'un deuxième type de conductivité (66) délimité latéralement, sur deux parois opposées, par des régions du premier type de conductivité (68) ; au moins une région du deuxième type de conductivité (70) qui s'étend dans le substrat semiconducteur (62) sous le caisson (66) ; et un système de détection d'une variation de la résistance du substrat (62) entre chaque association de deux régions du premier type de conductivité (68) adjacentes.

公开(公告)号：AT540357T

公开(公告)日：2012-01-15

申请号：AT10163778

申请日：2010-05-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  MERCIER JULIEN

IPC: G06F11/10 ,  G11C7/24

公开(公告)号：FR2958078A1

公开(公告)日：2011-09-30

申请号：FR1001177

申请日：2010-03-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE ,  LISART MATHIEU

IPC: H01L23/485 ,  H03K19/003

Abstract: L'invention concerne un procédé de détection d'une attaque d'un microcircuit électronique (IC), comprenant des étapes consistant à : former le microcircuit (IC) dans un substrat (SUB), former dans le substrat un premier caisson (PW1, PW2, PW3) électriquement isolé du substrat, par un second caisson (NW1, NW2, NW3) et un caisson enterré (NISO1, NISO2, NISO3), former dans les premier et second caissons un circuit de traitement de donnée (ISC1, ISC2, ISC3) comprenant une borne de masse (LG1, LG2, LG3) formée dans le premier caisson et une borne d'alimentation (VS1, VS2, VS3) formée dans le second caisson, et activer un signal de détection (DS1, DS2, DS3) lorsqu'une tension (Vgb1, Vgb2, Vgb3, Vdd) à la borne de masse ou d'alimentation du circuit de traitement de donnée franchit une tension de seuil (TH, TH1).

公开(公告)号：FR3100346B1

公开(公告)日：2022-07-15

申请号：FR1909725

申请日：2019-09-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： ROMAIN FABRICE ,  LISART MATHIEU

IPC: G06F11/16

Abstract: Détection d'erreurs La présente description concerne un procédé de détection d'une erreur d'écriture d'une donnée (Data5) en mémoire dans lequel : - au moins deux parties (Code5A, Code5B) de même taille d'un mot binaire (Code5) représentatif de ladite donnée (Data5) sont stockées à la même adresse (AddL5) dans au moins deux circuits mémoire (51, 52) identiques ; et - des signaux internes de commande des deux circuits mémoire (51, 52) sont comparés. Figure pour l'abrégé : Fig. 10

公开(公告)号：FR3100347A1

公开(公告)日：2021-03-05

申请号：FR1909723

申请日：2019-09-04

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS ALPS SAS

Inventor： ROMAIN FABRICE ,  LISART MATHIEU ,  ARNOULD PATRICK

IPC: G06F12/02

Abstract: Détection d'erreurs La présente description concerne un procédé d'écriture en mémoire d'une donnée (Data1), dans lequel : - un mot binaire (Code1), représentatif de ladite donnée (Data1) et d'un code correcteur ou détecteur d'erreur (EDC1), est scindé en au moins une première et une deuxième parties (Code1A, Code1B) ; et - ladite première partie (Code1A) est écrite à une adresse logique (AddL1) dans un premier circuit mémoire (105) ; et - ladite deuxième partie (Code1B) est écrite à ladite adresse logique dans un deuxième circuit mémoire (106) adapté à stocker autant de mots binaires que ledit premier circuit mémoire (105), ledit code correcteur ou détecteur d'erreur (EDC1) étant dépendant de ladite donnée (Data1) et de ladite adresse (AddL1). Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3078792B1

公开(公告)日：2020-03-27

申请号：FR1851957

申请日：2018-03-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  LISART MATHIEU

IPC: G06F21/00 ,  G06F12/14 ,  H01L21/70 ,  H01L23/552

Abstract: Le circuit intégré (IC) comprenant un premier domaine (LVP) destiné à être alimenté par une première tension d'alimentation (LVdd) et comportant au moins un premier transistor (PTb, NTb) comprenant une première région de grille (GTb) et une première région de diélectrique de grille (DE1), et un deuxième domaine (HVP) comportant au moins un deuxième transistor (FGT) comprenant une deuxième région de grille (CG) destinée à être polarisée à une deuxième tension (HVdd) supérieure à la première tension d'alimentation (LVdd) et une deuxième région de diélectrique de grille (DE2). Les première et deuxième régions de diélectrique de grille (DE1, DE2) sont de même constitution et sont configurées de façon à ce que ledit au moins un premier transistor (PTb, NTb) soit bloqué pour toute polarisation de ladite première région de grille (GTb) à une valeur inférieure ou égale à la première tension d'alimentation (LVdd).

公开(公告)号：FR3078792A1

公开(公告)日：2019-09-13

申请号：FR1851957

申请日：2018-03-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  LISART MATHIEU

IPC: G06F21/00 ,  G06F12/14 ,  H01L21/70 ,  H01L23/552

Abstract: Le circuit intégré (IC) comprenant un premier domaine (LVP) destiné à être alimenté par une première tension d'alimentation (LVdd) et comportant au moins un premier transistor (PTb, NTb) comprenant une première région de grille (GTb) et une première région de diélectrique de grille (DE1), et un deuxième domaine (HVP) comportant au moins un deuxième transistor (FGT) comprenant une deuxième région de grille (CG) destinée à être polarisée à une deuxième tension (HVdd) supérieure à la première tension d'alimentation (LVdd) et une deuxième région de diélectrique de grille (DE2). Les première et deuxième régions de diélectrique de grille (DE1, DE2) sont de même constitution et sont configurées de façon à ce que ledit au moins un premier transistor (PTb, NTb) soit bloqué pour toute polarisation de ladite première région de grille (GTb) à une valeur inférieure ou égale à la première tension d'alimentation (LVdd).

公开(公告)号：FR3069677A1

公开(公告)日：2019-02-01

申请号：FR1757143

申请日：2017-07-27

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： FROMENT BENOIT ,  PETITDIDIER SEBASTIEN ,  LISART MATHIEU ,  VOISIN JEAN-MARC

IPC: G06F7/58 ,  G06F21/73 ,  H01L23/528

Abstract: L'invention concerne un dispositif de génération d'un nombre aléatoire comprenant des lignes conductrices (4) comportant des interruptions (6) ; des vias conducteurs (8A, 8B), un via étant situé à chaque interruption, chaque via comblant ou non de manière aléatoire lesdites interruptions ; et un circuit adapté à déterminer la continuité ou la non continuité électrique des lignes conductrices.

公开(公告)号：FR2981783B1

公开(公告)日：2014-05-09

申请号：FR1159445

申请日：2011-10-19

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SOUDE THIERRY

IPC: G11C16/22 ,  G06F12/16 ,  G11C7/24 ,  H01L23/58