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公开(公告)号：FR3000838B1
公开(公告)日：2015-01-02
申请号：FR1350097
申请日：2013-01-07
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , DALLE-HOUILLIEZ HELENE
IPC: H01L21/3205 , H01L21/3215 , H01L21/8242
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公开(公告)号：FR2987696A1
公开(公告)日：2013-09-06
申请号：FR1251969
申请日：2012-03-05
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , PIZZUTO OLIVIER , NIEL STEPHAN , BOIVIN PHILIPPE , FORNARA PASCAL , LOPEZ LAURENT , REGNIER ARNAUD
IPC: H01L21/8239
Abstract: L'invention concerne un procédé de lecture et d'écriture de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31,ST32), comprenant les étapes consistant à : appliquer une tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST31) d'une cellule mémoire, appliquer une tension de lecture (Vread) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT31) de la cellule mémoire, appliquer la tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST32) d'une seconde cellule mémoire (C32) connectée à la même ligne de bit (BL), et appliquer une tension d'inhibition (Vinh) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT32) de la seconde cellule mémoire, pour maintenir le transistor dans un état bloqué.
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公开(公告)号：FR2935196A1
公开(公告)日：2010-02-26
申请号：FR0855614
申请日：2008-08-19
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： NIEL STEPHAN , MIRABEL JEAN MICHEL
IPC: H01L23/52 , H01L21/8246
Abstract: L'invention concerne un circuit intégré (40) comprenant une couche isolante (18) ayant des première et deuxième faces (19, 20) opposées. Le circuit comprend, dans une première zone, des premières portions conductrices (42) d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face (20) et se prolongeant par des premiers vias (41) du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices (42) à la deuxième face (19). Il comprend, en outre, dans une seconde zone, des secondes portions conductrices (25) d'un second matériau conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias (23) du premier matériau conducteur, au contact des secondes portions conductrices et s'étendant de la première face à la deuxième face.
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公开(公告)号：FR2926673A1
公开(公告)日：2009-07-24
申请号：FR0850350
申请日：2008-01-21
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： NIEL STEPHAN
IPC: H01L21/8247 , H01L21/336
Abstract: L'invention concerne un procédé de fabrication d'une cellule d'une mémoire EEPROM comprenant un transistor MOS (MEM) à double grille. Le procédé comprend les étapes consistant à prévoir un substrat semiconducteur (60) recouvert d'un empilement de première et seconde couches (62), à former au moins une première ouverture dans la seconde couche, à former, dans la première couche, une deuxième ouverture prolongeant la première ouverture, à agrandir la première ouverture par une gravure isotrope, à former une première région dopée (70) dans le substrat par implantation au travers de la première ouverture agrandie, la première région dopée participant à la formation du drain ou de la source du transistor, à former, dans la troisième ouverture une portion isolante amincie (74) moins épaisse que la première couche et à former les grilles (80, 84) du transistor MOS s'étendant au moins partiellement sur la portion isolante amincie.
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公开(公告)号：FR3103628A1
公开(公告)日：2021-05-28
申请号：FR1913092
申请日：2019-11-22
Inventor： JULIEN FRANCK , NIEL STEPHAN , GAVE LEO
IPC: H01L21/266 , H01L21/306
Abstract: Le présent texte concerne un procédé de fabrication d’un dispositif électronique, comprenant les étapes suivantes :(a) fourniture d’un substrat semi-conducteur (1) recouvert successivement d’une couche électriquement isolante (2) et d’une couche de nitrure de silicium (3),(b) implantation localisée d’espèces ioniques dans une première région (3A) de la couche de nitrure de silicium, avec une énergie adaptée pour implanter une partie desdites espèces dans une première région (2A) de la couche électriquement isolante située sous la première région de la couche de nitrure de silicium, au moins une seconde région (3B) de la couche de nitrure de silicium et une région (2B) de la couche électriquement isolante située sous la seconde région de la couche de nitrure de silicium étant protégées de ladite implantation, (c) gravure d’au moins une tranchée (4) dans une partie du substrat semi-conducteur (1) au travers de la couche de nitrure de silicium (3) et de la couche électriquement isolante (2), ladite tranchée (4) séparant la première région (2A) de la seconde région (2B) de la couche électriquement isolante, (d) gravure sélective de la couche électriquement isolante (2),la vitesse de gravure du matériau de la couche électriquement isolante dans la première région (2A) étant supérieure à la vitesse de gravure dans la deuxième région (2B). Figure pour l’abrégé : Fig 6
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Patent Agency Ranking26.发明专利
公开(公告)号：FR3076660A1
公开(公告)日：2019-07-12
申请号：FR1850157
申请日：2018-01-09
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN
IPC: H01L27/07 , H01L21/822 , H01L23/66
Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).
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公开(公告)号：FR3052291B1
公开(公告)日：2018-11-23
申请号：FR1655067
申请日：2016-06-03
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
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公开(公告)号：FR3063415A1
公开(公告)日：2018-08-31
申请号：FR1751596
申请日：2017-02-28
Inventor： FROMENT BENOIT , NIEL STEPHAN , REGNIER ARNAUD , MARZAKI ABDERREZAK
Abstract: Circuit intégré comportant un substrat semiconducteur (PSUB), un caisson semiconducteur (PW) d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation (NW, NISO), une tranchée isolante supérieure (STI) s'étendant depuis une face avant du caisson (PW) jusqu'à une profondeur située à distance du fond du caisson. Le circuit intégré comporte au moins deux zones d'isolation additionnelles (TISO1, TISO2) électriquement isolées du caisson (PW) s'étendant à l'intérieur du caisson (PW) selon une première direction (Y) et verticalement depuis la face avant jusqu'au fond du caisson (PW). Au moins une région résistive pincée (RP) est délimitée par lesdites au moins deux zones d'isolation additionnelles (TISO1, TISO2), la tranchée isolante supérieure (STI) et la région d'isolation (NW, NISO). Au moins deux zones de contact (P1, P2) sont situées au niveau de la face avant du caisson (PW) et sont électriquement couplées à ladite région résistive pincée (RP).
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公开(公告)号：FR3002811B1
公开(公告)日：2016-05-27
申请号：FR1351837
申请日：2013-03-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , NIEL STEPHAN , LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).
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30.发明专利
公开(公告)号：FR3012673A1
公开(公告)日：2015-05-01
申请号：FR1360743
申请日：2013-10-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD , DELALLEAU JULIEN
IPC: H01L27/115 , G11C11/21 , H01L29/788
Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (Ci, j) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).
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