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    Capteur optique intégré à photodiodes pincées
    21.
    发明专利
    Capteur optique intégré à photodiodes pincées 未知

    公开(公告)号：FR3111019B1

    公开(公告)日：2022-07-22

    申请号：FR2005537

    申请日：2020-05-26

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： DUTARTRE DIDIER

    IPC: H01L31/11 ,  H01L27/146

    Abstract: Capteur optique intégré, comprenant au moins un module de détection (MD) comportant une photodiode pincée (PPD) comportant au sein d’un substrat semiconducteur, une première région semiconductrice (RG1) ayant un premier type de conductivité située entre une deuxième région semiconductrice (RG2) ayant un deuxième type de conductivité opposé au premier et une troisième région semiconductrice (RG3) ayant le deuxième type de conductivité, plus épaisse, moins dopée et située plus en profondeur dans le substrat que la deuxième région (RG2), et comportant du silicium et du germanium présentant au moins un premier gradient de concentration (GR1 ; GR10). Figure pour l’abrégé : Fig 1

    Procédé de fabrication de puces semiconductrices
    24.
    发明专利
    Procédé de fabrication de puces semiconductrices 未知

    公开(公告)号：FR3122524A1

    公开(公告)日：2022-11-04

    申请号：FR2104505

    申请日：2021-04-29

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS SRL

    Inventor： MONGE ROFFARELLO PIERPAOLO ,  MICA ISABELLA ,  DUTARTRE DIDIER ,  ABBADIE ALEXANDRA

    IPC: H01L21/334

    Abstract: Procédé de fabrication de puces semiconductrices La présente description concerne un procédé de fabrication d'une puce semiconductrice, comportant les étapes suivantes : a) prévoir un substrat (101) en silicium monocristallin dopé ;b) former par épitaxie, sur et en contact avec la face supérieure du substrat (101), une couche (103) en silicium monocristallin dopé ; c) avant ou après l'étape b), et avant toute autre étape de traitement thermique à une température comprise entre 600°C et 900°C, appliquer au substrat un traitement thermique de dénudage, à une température supérieure ou égale à 1000°C pendant plusieurs heures. Figure pour l'abrégé : Fig. 2

    POINT MEMOIRE A MATERIAU A CHANGEMENT DE PHASE
    27.
    发明专利
    POINT MEMOIRE A MATERIAU A CHANGEMENT DE PHASE 未知

    公开(公告)号：FR3073075A1

    公开(公告)日：2019-05-03

    申请号：FR1760166

    申请日：2017-10-27

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： MORIN PIERRE ,  DUTARTRE DIDIER

    IPC: G11C13/02

    Abstract: L'invention concerne un point mémoire à matériau à changement de phase, comprenant, sur un via (108) de liaison avec un transistor, un élément de chauffage (116) du matériau à changement de phase (118), et, entre le via et l'élément de chauffage (116), une couche (202) en un matériau électriquement isolant ou de résistivité électrique supérieure à 2,5·10-5 Ω.m, les interfaces entre ladite couche et les matériaux en contact avec les deux faces de ladite couche formant une barrière thermique, ladite couche étant suffisamment mince pour pouvoir être traversée par un courant électrique par un effet de type effet tunnel.

    LOW NOISE VERTICAL BIPOLAR TRANSISTOR AND FABRICATION THEREOF
    30.
    发明专利
    LOW NOISE VERTICAL BIPOLAR TRANSISTOR AND FABRICATION THEREOF 失效

    公开(公告)号：JP2000031155A

    公开(公告)日：2000-01-28

    申请号：JP15604999

    申请日：1999-06-03

    Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： CHANTRE ALAIN ,  MARTY MICHEL ,  DUTARTRE DIDIER ,  MONROY AUGUSTIN ,  LAURENS MICHEL ,  GUETTE FRANCOIS

    IPC: H01L29/73 ,  H01L21/331 ,  H01L29/08 ,  H01L29/737

    Abstract: PROBLEM TO BE SOLVED: To reduce low frequency noise while sustaining accurate current amplification factor by obtaining an emitter region of single crystal silicon touching the upper layer of a stack, e.g. silicon of an upper encapsulation layer of the stack, directly on a window. SOLUTION: On a silicon substrate 1, a buried extrinsic collector layer 2 doped with n+ by implanting arsenic and two buried layers 3 similarly doped with p+ are formed and a thick n-type single crystal silicon layer 4 is grown epitaxially. Subsequently, an amorphous silicon layer 17 is deposited on a semiconductor block thus formed and etched above an oxide layer 6 to form a window 170 which is then subjected to desorption. Thereafter, a stack 8 is formed, a silicon dioxide layer 9 and a silicon nitride layer 10 are deposited thereon and then the layers 9, 10 are removed from a desired zone to obtain an emitter, i.e., an emitter window 800.

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