公开(公告)号：KR1020110003078A

公开(公告)日：2011-01-11

申请号：KR1020090060678

申请日：2009-07-03

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  노정호 ,  김성태 ,  이원용 ,  차영덕

IPC: H04N5/74 ,  G03B21/00

CPC classification number: G02B27/149 ,  G02B27/1046

Abstract: PURPOSE: An optical system is provided to constitute projection and light source unit by using internal space of the optical system, thereby minimizing a product size. CONSTITUTION: A lighting system(100) includes a plurality of light source units, and image unit(150). A projection system(200) receives light including image through the lighting system. The projection system magnifies the light. A plurality of light source devices includes light reflecting members(111,121,131). A light reflecting mirror reflects the lighting of the light source device. The light direction of each light source device is reflected one time by the light reflecting mirror. The reflected light is delivered to an image unit.

Abstract translation: 目的：提供光学系统，通过使用光学系统的内部空间来构成投影和光源单元，从而最小化产品尺寸。 构成：照明系统（100）包括多个光源单元和图像单元（150）。 投影系统（200）通过照明系统接收包括图像的光。 投影系统放大光。 多个光源装置包括光反射部件（111,121,131）。 光反射镜反射光源装置的照明。 每个光源装置的光线被光反射镜一次反射。 反射光被传送到图像单元。

公开(公告)号：KR1020100000216A

公开(公告)日：2010-01-06

申请号：KR1020080059628

申请日：2008-06-24

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  한정욱 ,  유재민 ,  박상훈 ,  윤인구 ,  노관종 ,  정용석 ,  우종성

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/517 ,  Y10S438/954

Abstract: PURPOSE: A multi bit SONOS transistor and method for manufacturing the same are provided to laminates the charge trapping layer on the semiconductor substrate and store multi-bit in the charge trapping layer. CONSTITUTION: The multi-bit SONOS transistor is arranged in the semiconductor device. In this case, the semiconductor device comprises the bottom electrode(110) and lower part oxide-nitride-oxide layer(120). The bottom electrode is arranged on the semiconductor substrate(100). The lower part ONO is arranged on the bottom electrode. The semiconductor device more includes the conductive layer(130), and the top oxide-nitride-oxide layer(160) and upper electrode(170). The conductive layer is arranged on the lower part oxide-nitride-oxide layer. The top oxide-nitride-oxide layer is arranged on the conductive layer. The upper electrode is arranged on the top oxide-nitride-oxide layer.

Abstract translation: 目的：提供多位SONOS晶体管及其制造方法，以在半导体衬底上层叠电荷俘获层并将多位存储在电荷俘获层中。 构成：多位SONOS晶体管布置在半导体器件中。 在这种情况下，半导体器件包括底部电极（110）和下部氧化物 - 氧化物 - 氧化物层（120）。 底部电极布置在半导体衬底（100）上。 下部ONO布置在底部电极上。 半导体器件还包括导电层（130）和顶部氧化物 - 氮化物 - 氧化物层（160）和上部电极（170）。 导电层布置在下部氧化物 - 氮化物 - 氧化物层上。 顶部氧化物 - 氮化物 - 氧化物层被布置在导电层上。 上部电极配置在氧化氮化物 - 氧化物层的顶部。

公开(公告)号：KR100913880B1

公开(公告)日：2009-08-26

申请号：KR1020060004151

申请日：2006-01-13

Applicant: 삼성전자주식회사 ,  한양대학교 산학협력단

Inventor： 송영주 ,  정기호 ,  임영권 ,  정제창 ,  이국희 ,  박재현

IPC: H04N21/45 ,  H04N21/466

CPC classification number: H04L65/607 ,  H04L47/10 ,  H04L47/38 ,  H04N21/23406 ,  H04N21/234318 ,  H04N21/41407 ,  H04N21/4305 ,  H04N21/434 ,  H04N21/4347 ,  H04N21/4384 ,  H04N21/44004 ,  H04N21/44012 ,  H04N21/4532 ,  H04N21/64315 ,  H04W4/06 ,  H04W28/14

Abstract: 본 발명은 휴대방송 시스템에서 선호 채널 관리 장치 및 방법에 관한 것으로, 특히 이동 단말 사용자가 직접 선택한 선호 채널을 저장하고, 선호 채널 전환시 채널 전환에 따른 지연 시간을 줄이도록 한 휴대방송 시스템에서 선호 채널 관리 장치 및 방법에 관한 것이다.
본 발명의 실시 예에 따른 방법은 휴대방송 시스템에서 선호 채널 관리 방법에 있어서, 이동 단말이 통신망을 통해 서비스 제공자로부터 데이터 스트림을 전달하는 다중화된 다수의 논리 채널을 수신하여 역다중화하는 과정과, 상기 역다중화된 다수의 논리 채널 중 선호 채널이 저장된 정보를 각 디코딩 버퍼에 동적으로 할당하는 과정과, 하나의 디코더에 의해서 상기 각 디코딩 버퍼에 억세스하여 디코딩하는 시점 정보를 바탕으로 하여 상기 각 디코딩 버퍼에 억세스하여 디코딩하는 과정과, 디코딩된 채널별 요소 스트림을 메모리에 저장하는 과정과, 상기 메모리에 저장된 디코딩된 채널별 요소 스트림을 이용하여 미디어를 구성하는 과정을 포함함을 특징으로 한다.
디코딩 버퍼, 디코더, 선호 채널, 메모리, LASeR,

公开(公告)号：KR100883412B1

公开(公告)日：2009-02-11

申请号：KR1020070045164

申请日：2007-05-09

Applicant: 삼성전자주식회사

Inventor： 김정인 ,  오재희 ,  공준혁 ,  박재현 ,  이광우

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/2409 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/141 ,  H01L45/1683

Abstract: 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법을 제공한다. 기판 상에 콘택 홀을 갖는 층간 절연막을 형성한다. 상기 콘택 홀을 부분적으로 채우는 상전이패턴을 형성한다. 상기 상전이패턴에 자기 정렬된 비트 연장부를 구비하며 상기 층간 절연막 상을 가로지르는 비트라인을 형성한다. 상기 비트 연장부는 상기 상전이패턴 상의 상기 콘택 홀 내부에 신장될 수 있다. 상기 비트 연장부는 상기 상전이패턴에 접촉된다.

公开(公告)号：KR1020090005863A

公开(公告)日：2009-01-14

申请号：KR1020070069241

申请日：2007-07-10

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  김경욱 ,  윤여건

IPC: G02F1/1335

CPC classification number: G02F1/136286 ,  G02F1/133512 ,  G02F1/1343 ,  G02F2201/123

Abstract: A liquid crystal display device is provided to prevent display fault by not exposing a bridge area of a first pixel electrode to the outside of a black matrix. An LCD panel comprises the lower plate in which the thin film transistor(T) and the first and second pixel electrodes(190a,190b) are formed, and the upper plate in which the color filter and common electrode are formed and the liquid crystal layer(300) formed between these substrates. A plurality of gate lines(121) is extended due to the first upper part of insulation circuit task. A plurality of data lines(171) is extended to the other direction crossed toward the gate line. The first and the second pixel electrode are formed in the pixel region defined with the gate line and data line. The thin film transistor is connected to the gate line, and data line and the first pixel electrode(190a).

Abstract translation: 提供了一种液晶显示装置，用于通过不将第一像素电极的桥接区域暴露于黑矩阵的外部来防止显示故障。 LCD面板包括其中形成薄膜晶体管（T）和第一和第二像素电极（190a，190b）的下板，以及形成滤色器和公共电极的上板，液晶层 （300）。 多个栅极线（121）由于绝缘电路任务的第一上部而延伸。 多条数据线（171）延伸到与栅极线交叉的另一方向。 第一和第二像素电极形成在由栅极线和数据线限定的像素区域中。 薄膜晶体管连接到栅极线，数据线和第一像素电极（190a）。

公开(公告)号：KR1020080073579A

公开(公告)日：2008-08-11

申请号：KR1020070012349

申请日：2007-02-06

Applicant: 삼성전자주식회사

Inventor： 정영천 ,  권철순 ,  유재민 ,  박재현 ,  권용욱 ,  윤인구 ,  임병철

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/67075 ,  H01L21/76838

Abstract: A flash memory having a bridge floating gate and a manufacturing method thereof are provided to reduce a TAT(Trap Assisted Tunneling) due to trapped electrons by replacing a tunnel oxide film with an air layer in a bridge-type floating gate. A device isolation film(110) defines an active region on a semiconductor substrate. A floating gate film(130a) is separated from the substrate and supported by the device isolation film. An inter-gate insulation film(150) covers the floating gate film. A control gate film(160) covers the inter-gate insulation film. A source or drain region is separated from the floating gate film in the substrate. An air layer(120a) is formed between the substrate and the floating gate film. A super thin oxide layer is formed on a surface of the floating gate film and the substrate, which are opposed to each other with the air layer between them.

Abstract translation: 提供具有桥式浮动栅极的闪存及其制造方法，以通过在桥式浮动栅极中用空气层代替隧道氧化物膜来减少由于捕获的电子而产生的TAT（陷阱辅助隧穿）。 器件隔离膜（110）限定半导体衬底上的有源区。 浮栅膜（130a）与衬底分离并由器件隔离膜支撑。 栅极间绝缘膜（150）覆盖浮栅膜。 控制栅膜（160）覆盖栅极间绝缘膜。 源极或漏极区域与衬底中的浮栅膜分离。 在基板和浮栅之间形成空气层（120a）。 在浮置栅极膜和基板的表面上形成超薄氧化物层，它们彼此相对，并且它们之间具有空气层。

公开(公告)号：KR1020080043446A

公开(公告)日：2008-05-19

申请号：KR1020060112016

申请日：2006-11-14

Applicant: 삼성전자주식회사

Inventor： 김인우 ,  강현호 ,  박재현 ,  정지윤

IPC: G02F1/136

CPC classification number: G02F1/1368 ,  G02F1/136286 ,  G02F2201/123 ,  G02F2201/42 ,  H01L29/786

Abstract: A thin film transistor substrate and a method of manufacturing the same are provided to make the area between a drain electrode and a gate electrode uniform so as to prevent a parasitic capacitance variation. A thin film transistor includes a gate electrode(3) having a first hole(19), a gate insulating layer insulating the gate electrode, an active layer(11) superposed on the gate electrode having the gate insulating layer interposed between the gate electrode and the active layer, a source electrode(5) electrically connected to a data line(7), and a drain electrode(9) opposite to the source electrode. The active layer has a second hole(25) corresponding to the first hole of the gate electrode. The source electrode is formed apart from the second hole. One end of the drain electrode is formed in the second hole.

Abstract translation: 提供薄膜晶体管基板及其制造方法，以使漏电极和栅电极之间的区域均匀，从而防止寄生电容变化。 薄膜晶体管包括具有第一孔（19）的栅电极（3），绝缘栅电极的栅极绝缘层，叠置在栅电极上的有源层（11），栅极绝缘层插入在栅电极和 有源层，与数据线（7）电连接的源极（5）和与源电极相对的漏电极（9）。 有源层具有对应于栅电极的第一孔的第二孔（25）。 源电极与第二孔分开形成。 漏电极的一端形成在第二孔中。

公开(公告)号：KR1020080039701A

公开(公告)日：2008-05-07

申请号：KR1020060107337

申请日：2006-11-01

Applicant: 삼성전자주식회사

Inventor： 오용태 ,  오재희 ,  정창욱 ,  박재현 ,  김정인 ,  은성호 ,  고승필 ,  이광우

IPC: H01L27/115

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1666

Abstract: A phase change memory device and a method for forming the same are provided to widen the width of a cell hole in comparison with a minimum line width by performing sequentially a patterning process including an anisotropic etch process and an isotropic etch process. A dopant doping line(110) is formed on an upper surface of a semiconductor substrate(100). A mold insulating layer(120) is formed on the semiconductor substrate. A preliminary cell hole for exposing the dopant doping line is formed by patterning the mold insulating layer in an anisotropic etch method. A cell hole(125a) is formed by etching the mold insulating layer having the preliminary cell hole in an isotropic method. A diode(130) is formed within the cell hole. A heater electrode(140) is formed on the diode. A phase change pattern(145) is formed on the heater electrode.

Abstract translation: 提供相变存储器件及其形成方法，通过依次执行包括各向异性蚀刻工艺和各向同性蚀刻工艺的图案化处理，与最小线宽相比加宽电池孔的宽度。 掺杂剂掺杂线（110）形成在半导体衬底（100）的上表面上。 在半导体基板上形成有模具绝缘层（120）。 通过以各向异性蚀刻方法图案化模具绝缘层来形成用于暴露掺杂掺杂线的预备电池孔。 通过以各向同性方法蚀刻具有初级电池孔的模具绝缘层来形成电池孔（125a）。 在电池孔内形成二极管（130）。 在二极管上形成加热电极（140）。 在加热器电极上形成相变图案（145）。

公开(公告)号：KR100801894B1

公开(公告)日：2008-02-12

申请号：KR1020060053776

申请日：2006-06-15

Applicant: 삼성전자주식회사

Inventor： 박재현

IPC: H04B1/40

CPC classification number: G06F9/445

Abstract: 본 발명은 휴대용 단말기의 프로그램 실행을 제어하기 위한 장치 및 방법에 관한 것으로, 응용 프로그램의 초기 구동시 필요한 메모리의 크기와 상기 응용 프로그램의 운용시 추가적으로 필요로 하는 메모리의 크기를 더한 요구 메모리 크기를 측정하도록 처리하는 히스토리 관리부를 포함하여 예측한 요구 메모리 크기 만큼 휴대용 단말기의 가용 메모리 크기가 확보되었을 경우 상기 응용 프로그램을 실행하도록 하여 종래의 가용 메모리 크기가 충분하지 않은 경우 발생하는 비정상적인 종료 문제를 해결할 수 있다.
응용 프로그램, 비정상 종료, 메모리 부족, 메모리 확보

公开(公告)号：KR100791331B1

公开(公告)日：2008-01-03

申请号：KR1020060006449

申请日：2006-01-20

Applicant: 삼성전자주식회사

Inventor： 문정호 ,  권철순 ,  유재민 ,  박재현 ,  정영천 ,  윤인구

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7885

Abstract: 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 반도체 기판 내에 형성된 소스 영역과, 소스 영역과 일부 오버랩되도록 형성된 게이트 절연막과, 소스 영역과 오버랩되는 영역에서 전계가 일정하게 형성되도록 하는 구조를 가지며. 게이트 절연막 상부에 형성된 플로팅 게이트와, 플로팅 게이트 상부로부터 플로팅 게이트의 일측벽을 따라 절연되어 형성된 컨트롤 게이트와, 플로팅 게이트와 컨트롤 게이트 사이에 개재된 게이트간 절연막 및 컨트롤 게이트의 타측과 인접하여 형성된 드레인 영역을 포함한다.
비휘발성 메모리 소자, 플로팅 게이트