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公开(公告)号：KR100761468B1
公开(公告)日：2007-09-27
申请号：KR1020060065988
申请日：2006-07-13
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L25/0657 , H01L23/49838 , H01L24/16 , H01L24/24 , H01L24/82 , H01L2224/13022 , H01L2224/16 , H01L2224/24011 , H01L2224/2518 , H01L2225/06513 , H01L2225/06517 , H01L2225/06524 , H01L2225/06527 , H01L2225/06541 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/13091 , H01L2924/14 , H01L2924/19041 , H01L2924/19043 , H01L2924/00
Abstract: A semiconductor device and a method for forming the same are provided to obtain an optimized structure of a semiconductor chip for a stacking process by using a pillar type terminal and a pad type terminal. A semiconductor device includes a semiconductor chip. The semiconductor chip is composed of a first chip substrate, a second chip substrate, pillar type terminals and pad type terminals. The first chip substrate has first and second surfaces opposite to each other. The first chip substrate is made of semiconductor. The second chip substrate has a second lateral portion contacting a first lateral portion of the first chip substrate, third and forth surfaces opposite to each other. The second chip substrate is made of insulator. The pillar type terminals(126a,126b) are formed through the second chip substrate. The pad type terminals are arranged on the third surface of the second chip substrate.
Abstract translation: 提供半导体器件及其形成方法，以通过使用柱型端子和衬垫型端子来获得用于堆叠处理的半导体芯片的优化结构。 半导体器件包括半导体芯片。 半导体芯片由第一芯片基板，第二芯片基板，柱型端子和焊盘型端子构成。 第一芯片基板具有彼此相对的第一和第二表面。 第一芯片基板由半导体制成。 第二芯片基板具有与第一芯片基板的第一横向部分接触的第二横向部分，彼此相对的第三和第四表面。 第二芯片基板由绝缘体制成。 柱状端子（126a，126b）通过第二芯片基板形成。 衬垫型端子布置在第二芯片衬底的第三表面上。
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公开(公告)号：KR1020070019809A
公开(公告)日：2007-02-15
申请号：KR1020050073732
申请日：2005-08-11
Applicant: 삼성전자주식회사
CPC classification number: H05K3/282 , H01L21/4853 , H01L23/49816 , H01L23/49838 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/73 , H01L2224/05001 , H01L2224/05008 , H01L2224/05548 , H01L2224/05567 , H01L2224/16503 , H01L2224/32057 , H01L2224/32225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2224/83102 , H01L2224/83385 , H01L2224/92125 , H01L2924/01006 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/0105 , H01L2924/01077 , H01L2924/01079 , H01L2924/01082 , H01L2924/15311 , H01L2924/181 , H05K3/243 , H05K3/3457 , H05K2201/0391 , H05K2201/0989 , H01L2924/00014 , H01L2924/00012
Abstract: 내열성이 우수하면서도 충격에 대한 특성이 우수한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은 솔더볼 랜드 표면에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판과, 이를 이용한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지를 제공한다. 2 종류 이상의 표면처리부는 인쇄회로기판 가장자리에는 OSP로 표면처리되고, 중앙에는 니켈과 골드층이 표면처리된 것을 사용할 수 있다. 또한 각각의 솔더볼 랜드에 대하여 가장자리에는 OSP 표면처리하고, 중앙에는 니켈과 골드층이 표면처리된 혼합 솔더볼 랜드를 사용할 수 있다.
OSP, 솔더볼 랜드, SJR, 금속접합층(IMC).-
公开(公告)号：KR1020060031010A
公开(公告)日：2006-04-12
申请号：KR1020040079881
申请日：2004-10-07
Applicant: 삼성전자주식회사
CPC classification number: H01L25/105 , H01L2224/16225 , H01L2224/16227 , H01L2224/48227 , H01L2224/73204 , H01L2224/73207 , H01L2225/1023 , H01L2225/1058 , H01L2924/15311 , H01L2924/3511
Abstract: 본 발명은 와이어 본딩을 이용한 패키지 스택 및 그 제조 방법에 관한 것이다. 본 발명의 패키지 스택은 적층되는 개별 패키지 사이의 전기적 연결 방식으로 기존의 솔더 볼 대신에 칩 범프 또는 이방성 접속 테이프와 와이어 본딩을 이용한다. 제1 패키지는 집적회로 칩의 활성면과 배선기판의 윗면이 칩 범프 또는 이방성 접속 테이프를 통하여 연결된다. 제2 패키지는 집적회로 칩의 뒷면이 배선기판의 윗면에 부착되고 본딩 와이어를 통하여 집적회로 칩의 활성면이 배선기판의 윗면에 전기적으로 연결된다. 제1 패키지는 제2 패키지 위쪽에 적층되고, 제2 패키지의 활성면은 칩 범프 또는 이방성 접속 테이프를 통하여 제1 패키지의 배선기판 밑면과 전기적으로 연결된다. 이러한 방식을 이용하여 개별 패키지 사이에 안정적이고 신뢰성 있는 상호 연결을 구현할 수 있다.
패키지 스택(package stack), 솔더 볼(solder ball), 와이어 본딩(wire bonding), 칩 범프(chip bump), 이방성 접속 테이프(anisotropic tape)-
公开(公告)号：KR1020060006512A
公开(公告)日：2006-01-19
申请号：KR1020040055585
申请日：2004-07-16
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/15311 , H01L2924/00
Abstract: 본 발명은 반도체 기판 상에 배선 패드(pad)들을 형성하는 단계와, 배선 패드들 상에 솔더 범프(solder bump)들을 각각 형성하는 단계와, 이 솔더 범프를 덮도록 반도체 기판 상에 접착층을 형성하는 단계와, 전극 단자들이 형성된 반도체 칩의 활성면과 반도체 기판이 서로 마주보며 물리적으로 접합되도록 가압하는 단계와, 접착층을 경화(cure)시키는 단계 및 반도체 기판의 후면으로부터 입사된 레이저 빔에 의해 솔더 범프가 용융되어 이 솔더 범프와 전극 단자가 서로 전기적으로 접속되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조방법에 관한 것이다. 이에 따르면, 접착층이 후속공정으로 진행되는 반도체 칩과 반도체 기판 사이의 언더 필(under fill) 기능을 대신하게 되므로, 반도체 칩 패키지 제조 공정이 단순화 되고 언더 필에 의한 보이드(void)의 발생을 막아 반도체 칩 패키지의 크랙(crack)을 방지한다.
반도체 기판, 반도체 칩, 액상 접착제, 전극 단자, 레이저 빔, 솔더 범프, 솔더 볼-
Patent Agency Ranking
公开(公告)号：KR1020060003158A
公开(公告)日：2006-01-10
申请号：KR1020040051957
申请日：2004-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/78
CPC classification number: H01L21/67132
Abstract: 본 발명은 박형 칩 분리 장치에 관한 것으로, 1차로 탄성을 갖는 이형핀으로 자외선 테이프에서 박형 칩을 분리한 이후에, 2차로 박형 칩 크기에 대응되는 상부면을 갖는 이형판을 박형 칩의 하부면에 밀착시켜 박형 칩의 휨을 보상하는 박형 칩 분리 장치를 제공한다.
따라서 탄성을 갖는 이형핀이 자외선 테이프에서 박형 칩을 분리할 때 완충 작용을 하기 때문에, 이형핀이 박형 칩에 작용하는 기계적인 충격을 최소화할 수 있다. 그리고 이형핀으로 박형 칩을 분리한 이후에 칩 이송기와 이형핀으로 지지되는 박형 칩의 하부면으로 이형판이 상승하여 박형 칩을 사이에 두고 칩 이송기와 이형판이 밀착되면서 박형 칩의 하부면을 진공 흡착하기 때문에, 이형핀에 의해 분리된 박형 칩의 휨을 보상할 수 있다. 또한 이형판을 박형 칩의 하부면에 밀착시킴으로써, 이형핀 주위에 집중되는 기계적인 스트레스를 박형 칩 하부면 전체로 분산하는 효과도 있다. 이런 이유로 80㎛ 이하의 두께를 갖는 박형의 웨이퍼에 대한 칩 분리 및 접착 공정의 작업성을 확보할 수 있다.
박형 칩, 분리, 이형, 다이 접착, 휨-
公开(公告)号：KR1020040092197A
公开(公告)日：2004-11-03
申请号：KR1020030026431
申请日：2003-04-25
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48465 , H01L2224/50 , H01L2224/73265 , H01L2924/00014 , H01L2924/00
Abstract: PURPOSE: A stack chip package is provided to achieve stably the electrical connection between chips and a PCB(Printed Circuit Board) by using wiring boards. CONSTITUTION: A stack chip package(100) includes a PCB, a plurality of semiconductor chips(50,60) with chip pads, wiring boards(30,130) for connecting electrically the semiconductor chips with the PCB, a resin encapsulation part(80) for sealing selectively the stack chip package, and solder balls(90) formed on the PCB. Each wiring board includes a non-conducting tape and a pattern lead(132). The non-conducting tape includes a chip attaching part(134) and a wire insulating part(135). The pattern lead includes a chip bonding portion(138) and a PCB bonding portion(139).
Abstract translation: 目的：提供堆叠芯片封装，通过使用接线板稳定地实现芯片与PCB（印刷电路板）之间的电连接。 构成：堆叠芯片封装（100）包括PCB，具有芯片焊盘的多个半导体芯片（50,60），用于将半导体芯片与PCB电连接的布线板（30,130），用于 选择性地密封堆叠芯片封装，以及形成在PCB上的焊球（90）。 每个布线板包括非导电带和图案引线（132）。 非导电带包括芯片附接部分（134）和线绝缘部分（135）。 图案引线包括芯片接合部分（138）和PCB结合部分（139）。
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公开(公告)号：KR1019990085634A
公开(公告)日：1999-12-15
申请号：KR1019980018183
申请日：1998-05-20
Applicant: 삼성전자주식회사
IPC: C25F3/00
Abstract: 본 발명은 반도체소자의 금속도금공정에서 핑거와 벨트에 불필요하게 형성된 도금물질을 제거하는 장치와 방법에 대한 것이다. 본 발명은 반도체소자의 리드프레임을 핑거와 벨트로 집어 전기분해에 의한 도금을 한 후에 핑거와 벨트에 형성된 도금물질을 제거하는 장치로서, 용기, 상기 용기에 담기는 전해액, 상기 용기내에 설치되어 전해액에 잠기는 전극으로 구성되며, 상기 전해액에 핑거와 벨트를 담근 후 상기 전극에 (-)전기를 가하고 핑거와 벨트에 (+)전기를 가하여 핑거와 벨트에 형성된 도금물질이 전극에 석출되는 것을 특징으로 한다. 본 발명의 방법에 따르면, 용기에 전해액을 채운 후 이 전해액에 전극을 꽂고, 상기 전해액에 도금물질이 형성된 핑거와 벨트를 담근 후, 상기 전극에는 (-)전기를 핑거와 벨트에는 (+)전기를 가하여 핑거와 벨트에 형성된 도금물질이 전극에 석출되도록 한다.
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公开(公告)号：KR1019980052647A
公开(公告)日：1998-09-25
申请号：KR1019960071664
申请日：1996-12-24
Applicant: 삼성전자주식회사
IPC: H01L23/48
Abstract: 패키지 몸체의 외부로 노출되어 외부와의 전기적 접속을 위한 외부 리드를 갖는 반도체 칩 패키지용 리드 프레임에 있어서, 상기 외부 리드의 말단부의 두께가 상기 리드 프레임의 두께보다 작은 것을 특징으로 하는 반도체 칩 패키지용 리드 프레임을 제공함으로써, 외부 리드의 도금 면적을 증가시키고 도금되지 않은 면적을 감소시켜 외부 환경으로부터 패키지가 손상되는 것을 방지하고, 접합의 강도를 증가 시킬 수 있어 패키지 신뢰성을 향상시키는 효과가 있다.
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公开(公告)号：KR101933549B1
公开(公告)日：2018-12-28
申请号：KR1020110066942
申请日：2011-07-06
Applicant: 삼성전자주식회사
Abstract: 본 발명은 기판의 손상을 최소화할 수 있는 반도체 칩 제거장치 및 그의 제거방법을 개시한다. 그의 장치는, 반도체 칩이 범프들에 의해 실장된 기판을 지지하는 스테이지와, 상기 반도체 칩보다 넓은 조사면적의 레이저 빔을 상기 기판에 조사하는 레이저와, 상기 레이저 빔을 상기 반도체 칩에 국부적으로 투과시키고, 상기 레이저 빔에 의해 가열된 상기 반도체 칩을 상기 기판으로부터 분리하는 피커를 포함한다.
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