公开(公告)号：KR1020090048013A

公开(公告)日：2009-05-13

申请号：KR1020070114189

申请日：2007-11-09

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이선길 ,  최시영 ,  이병찬 ,  이승훈

IPC: H01L29/78 ,  H01L27/108

CPC classification number: H01L27/10894 ,  H01L27/0207 ,  H01L27/10876 ,  H01L27/10882 ,  H01L27/10885 ,  H01L27/10841 ,  H01L27/10864

Abstract: 수직채널 트랜지스터를 구비하면서 오픈 비트 라인 구조를 채용하는 고집적 반도체 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 메모리 소자는 활성 영역 위에서 상기 반도체 기판의 연장 방향에 대하여 수직으로 연장되어 있고 수직 채널 영역을 제공하는 복수의 필라와, 필라의 측벽을 둘러싸고 있는 게이트 절연막과, 게이트 절연막 위에서 상기 필라의 측벽을 둘러싸면서 제2 방향으로 연장되어 있는 복수의 워드 라인과, 활성 영역에 형성된 복수의 제1 불순물 영역과, 워드 라인과 이격된 상태로 제1 불순물 영역에 연결되어 있는 복수의 제1 콘택 플러그와, 상기 제1 콘택 플러그를 통해 상기 제1 불순물 영역에 연결되어 있는 복수의 비트 라인을 포함한다. 복수의 비트 라인은 상호 인접한 2 개의 활성 영역 사이의 영역에서 제1 콘택 플러그 위에 제1 방향으로 연장되도록 형성되어 있다.
수직 채널, 트랜지스터, 필라, 비트 라인, 콘택 플러그

公开(公告)号：KR100874954B1

公开(公告)日：2008-12-19

申请号：KR1020060121671

申请日：2006-12-04

Applicant: 삼성전자주식회사

Inventor： 황성호 ,  이덕형 ,  문창록 ,  권두원

IPC: H01L27/146

CPC classification number: H01L27/14627 ,  H01L27/14621 ,  H01L27/1464 ,  H01L27/14685 ,  H01L31/02165

Abstract: A back-illuminated image sensor may include a substrate in which photodiodes are disposed; an insulating layer on a first surface of the substrate; an interconnection layer in the insulating layer; an anti-reflection layer between the substrate and the insulating layer; a plurality of color filters on a second surface of the substrate opposite to the first surface; and a microlens on the color filters. Because the anti-reflection layer may be between the substrate and an interlayer dielectric layer, the reflection rate of light that passes through the substrate and arrives at an interface between the substrate and the interlayer insulating layer may be reduced.

Abstract translation: 背照式图像传感器可以包括其中设置有光电二极管的基板; 衬底的第一表面上的绝缘层; 绝缘层中的互连层; 在衬底和绝缘层之间的抗反射层; 在所述基板的与所述第一表面相对的第二表面上的多个滤色器; 以及彩色滤光片上的微透镜。 因为抗反射层可以在基板和层间电介质层之间，所以穿过基板并到达基板和层间绝缘层之间的界面的光的反射率可以降低。

公开(公告)号：KR100854498B1

公开(公告)日：2008-08-26

申请号：KR1020060084786

申请日：2006-09-04

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  이선길 ,  유종렬 ,  이덕형 ,  연국현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/12 ,  H01L29/1083 ,  H01L29/78

Abstract: 펀치쓰루 억제용 불순물 영역을 갖는 선택 트랜지스터들을 구비하는 낸드형 플래쉬 메모리 소자가 제공된다. 상기 소자는 반도체 기판 내에 형성된 제1 및 제2 불순물 영역들 및 상기 제1 및 제2 불순물 영역들 사이의 상기 반도체 기판 상부에 배치된 제1 및 제2 선택 게이트 패턴들을 구비한다. 상기 제1 및 제2 선택 게이트 패턴들은 각각 상기 제1 및 제2 불순물 영역들에 각각 인접하도록 배치된다. 상기 제1 및 제2 선택 라인들 사이에 복수개의 셀 게이트 패턴들이 배치된다. 상기 반도체 기판 내에 상기 제1 불순물 영역을 둘러싸는 제1 펀치쓰루 억제용 불순물 영역이 제공된다. 상기 제1 펀치쓰루 억제용 불순물 영역은 상기 제1 불순물 영역에 인접한 상기 제1 선택 게이트 패턴의 제1 가장자리와 중첩한다. 상기 반도체 기판 내에 상기 제2 불순물 영역을 둘러싸는 제2 펀치쓰루 억제용 불순물 영역이 제공된다. 상기 제2 펀치쓰루 억제용 불순물 영역은 상기 제2 불순물 영역에 인접한 상기 제2 선택 게이트 패턴의 제1 가장자리와 중첩한다.

公开(公告)号：KR100764059B1

公开(公告)日：2007-10-09

申请号：KR1020060092481

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이선길 ,  유종렬 ,  이병찬 ,  정인수

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7851 ,  H01L21/823431 ,  H01L29/66795 ,  H01L27/10826 ,  H01L27/10879

Abstract: A semiconductor device and its forming method are provided to prevent the generation of GIDL(Gate Induced Drain Leakage), to reduce the influence of electric field on a gate electrode, and to keep a threshold voltage in a high level. A semiconductor pin(107) is formed on a semiconductor substrate(101). A gate electrode(123) crosses the semiconductor pin. The gate electrode has surfaces opposite to both sidewalls of the semiconductor pin. A first epitaxial layer(131) is grown from the semiconductor pin of both sides of the gate electrode. A second epitaxial layer(137) is grown from the first epitaxial layer. An ion implantation is performed on the first and second epitaxial layers. An insulating layer is interposed between the first and second epitaxial layers. The insulating layer has an opening portion capable of exposing partially the first epitaxial layer to the outside.

Abstract translation: 提供半导体器件及其形成方法以防止产生GIDL（栅极引起的漏极泄漏），以减小栅极电场的电场影响，并将阈值电压保持在较高水平。 在半导体衬底（101）上形成半导体管脚（107）。 栅电极（123）与半导体引脚交叉。 栅电极具有与半导体引脚的两个侧壁相对的表面。 从栅电极的两侧的半导体引脚生长第一外延层（131）。 从第一外延层生长第二外延层（137）。 在第一和第二外延层上进行离子注入。 绝缘层插入在第一和第二外延层之间。 绝缘层具有能够将第一外延层部分地暴露于外部的开口部。

公开(公告)号：KR100703979B1

公开(公告)日：2007-04-06

申请号：KR1020050068103

申请日：2005-07-26

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이강복 ,  이석하

IPC: H04N5/3745 ,  H01L27/146

Abstract: 수광 효율이 향상된 2공유 픽셀 이미지 센서가 제공된다. 2 공유 픽셀 이미지 센서는 열 방향으로 인접하며 독출 소자를 공유하는 두 개의 광전 변환 소자 액티브를 포함하는 2 공유 픽셀의 행렬 및 2 공유 픽셀당 하나씩 할당되며 행렬의 열간 스페이스와 행간 스페이스의 교차 지역에 광전 변환 소자 액티브와 분리되어 열 방향으로 장변이 배향되는 다수의 독립 독출 소자 액티브를 포함하는 2 공유 픽셀형 이미지 센서.
이미지 센서, 수광 효율, 2공유 픽셀

公开(公告)号：KR1020070013643A

公开(公告)日：2007-01-31

申请号：KR1020050068102

申请日：2005-07-26

Applicant: 삼성전자주식회사

Inventor： 이석하 ,  이덕형

IPC: H04N5/3745 ,  H04N5/359

CPC classification number: H04N5/3745 ,  H01L27/14605 ,  H01L27/14621 ,  H01L27/14689

Abstract: A 4 shared pixel image sensor with improved light receiving efficiency and a manufacturing method therefor are provided to effectively increase a fill factor by maximally increasing a size of a photoelectric conversion element and selecting a layout to be capable of using almost all of the increased size as a light receiving region. A matrix of 4 shared pixels includes 4 photoelectric conversion element actives, adjacent to a column direction, which share a read element. A plurality of independent read element actives are assigned per the 4 shared pixels by 2, and are arranged to be separated from the 4 photoelectric conversion element actives. The first active and the second active are composed by connecting the 2 photoelectric conversion element actives through a connecting active in a row.

Abstract translation: 提供了具有改善的光接收效率的4共享像素图像传感器及其制造方法，以通过最大限度地增加光电转换元件的尺寸并选择能够使用几乎所有增加的尺寸的布局来有效地增加填充因子 光接收区域。 4个共享像素的矩阵包括与列方向相邻的4个光电转换元件活动物，其共享读取元素。 根据4个共享像素分配多个独立的读取元件活动物2，并且被布置成与4个光电转换元件活动物分离。 第一有源和第二有源是通过连接2个光电转换元件的活性物通过一个连接的活动物来组成的。

公开(公告)号：KR1020060112975A

公开(公告)日：2006-11-02

申请号：KR1020050035747

申请日：2005-04-28

Applicant: 삼성전자주식회사

Inventor： 이덕형

IPC: H01L27/146

CPC classification number: H01L27/14643 ,  H01L27/14603 ,  H01L27/1463 ,  H01L27/14689

Abstract: An image sensor is provided to avoid dark current in a turn-off operation and smoothly transfer accumulated charges to a charge detecting part in a turn-on operation by making a charge transfer part include an indium-doped impurity region formed under a gate electrode. A photoelectric conversion part(110) is formed in a semiconductor substrate. A charge detecting part(120) is formed in the semiconductor substrate. A charge transfer part(130) includes an indium-doped impurity region(132) and a transfer gate electrode formed on the impurity region and transfers the charges accumulated in the photoelectric conversion part to the charge detecting part, formed in the semiconductor substrate between the photoelectric conversion part and the charge detecting part. The photoelectric conversion part accumulates charges according to incident light, including an N-type photodiode partially overlapping the transfer gate electrode.

Abstract translation: 提供图像传感器以避免关闭操作中的暗电流，并且通过使电荷转移部分包括形成在栅电极下方的铟掺杂杂质区，在导通操作中将累积电荷平稳地转移到电荷检测部分。 在半导体衬底中形成光电转换部（110）。 电荷检测部分（120）形成在半导体衬底中。 电荷转移部分（130）包括铟掺杂杂质区（132）和形成在杂质区上的传输栅电极，并将累积在光电转换部分中的电荷转移到形成在半导体衬底中的电荷检测部分 光电转换部和电荷检测部。 光电转换部分根据入射光累积电荷，包括与传输栅电极部分重叠的N型光电二极管。

公开(公告)号：KR100521382B1

公开(公告)日：2005-10-12

申请号：KR1020030043628

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  정인수 ,  허진화

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: 2단계의 트렌치 매립 공정 및 보호막 형성 공정을 사용하여 신뢰성 있는 소자 사이의 전기적 절연을 제공하는 핀 전계효과 트랜지스터 제조 방법을 개시한다.

公开(公告)号：KR100519801B1

公开(公告)日：2005-10-10

申请号：KR1020040028804

申请日：2004-04-26

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  신유균 ,  이종욱 ,  이선길 ,  정인수 ,  이영은 ,  이덕형

IPC: H01L21/28

Abstract: 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택 플러그를 갖는 반도체소자들 및 그 제조방법들을 제공한다. 상기 반도체소자들은 반도체기판 상에 형성된 무기 절연막(inorganic insulating layer) 및 상기 무기 절연막을 관통하여 상기 반도체기판에 접촉하는 노드 콘택 플러그를 구비한다. 상기 노드 콘택 플러그 및 상기 무기 절연막 사이에 스트레스 완충 스페이서가 개재된다. 상기 무기 절연막 상에 결정화된 반도체 바디 패턴(crystallized semiconductor body pattern)이 적층되고, 상기 결정화된 반도체 바디 패턴은 상기 노드 콘택 플러그와 접촉하도록 연장된다. 상기 결정화된 반도체 바디 패턴에 박막 트랜지스터가 제공된다. 상기 스트레스 완충 스페이서는 상기 무기 절연막보다 덜 치밀한(less dense) 물질막으로 형성할 수 있고, 상기 노드 콘택 플러그는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 또한, 상기 결정화된 반도체 바디 패턴은 고상 에패택시얼 기술을 사용하여 결정화시킬 수 있다.

公开(公告)号：KR1020050090664A

公开(公告)日：2005-09-14

申请号：KR1020040015856

申请日：2004-03-09

Applicant: 삼성전자주식회사

Inventor： 이종욱 ,  이덕형

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/41791 ,  H01L2029/7858

Abstract: 안정성 및 전류 구동력이 우수하고, 소오스/드레인 대칭성이 확보되어 동작 특성이 향상되는 핀 전계 효과 트랜지스터 및 그 제조 방법이 개시되어 있다. 기판 상에 제1 방향을 따라 액티브 핀이 구비된다. 상기 제1 방향과 상이한 제2 방향을 따라 상기 기판 및 상기 액티브 핀 상에 게이트 구조물이 구비된다. 상기 게이트 구조물의 측벽 상부에 상부 스페이서가 구비된다. 상기 게이트 구조물의 측벽 하부에 하부 스페이서가 구비된다. 상기 하부 스페이서 양측의 액티브 핀 표면에 제1 및 제2 방향으로 성장된 액티브 확장층이 구비된다. 그리고, 상기 액티브 핀 및 액티브 확장층 내에 소오스/드레인을 포함하는 핀 전계 효과 트랜지스터를 제공한다. 상기 핀 전계 효과 트랜지스터는 소오스/드레인 형성 면적이 확장되어 저항이 감소한다.