公开(公告)号：KR100923562B1

公开(公告)日：2009-10-27

申请号：KR1020070044643

申请日：2007-05-08

Applicant: 삼성전자주식회사

Inventor： 황태주 ,  정태경 ,  안은철

IPC: H01L23/12

CPC classification number: H01L23/481 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L24/97 ,  H01L25/03 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48235 ,  H01L2224/73207 ,  H01L2224/73265 ,  H01L2224/81801 ,  H01L2224/85 ,  H01L2224/97 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2924/00 ,  H01L2224/0401 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 반도체 패키지 및 그 형성방법이 제공된다. 상기 반도체 패키지는 인쇄 회로 기판, 상기 인쇄 회로 기판 상에 실장된 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 실장된 칩 패키지를 포함하되, 상기 칩 패키지는 상기 제 1 반도체 칩과 직접 접한다.
반도체 패키지, 인터포저, 비메모리 소자, 메모리 소자

公开(公告)号：KR100871710B1

公开(公告)日：2008-12-08

申请号：KR1020070040484

申请日：2007-04-25

Applicant: 삼성전자주식회사

Inventor： 유혜정 ,  신무섭 ,  황태주 ,  정태경 ,  안은철

IPC: H01L23/12

CPC classification number: H01L23/3128 ,  H01L21/563 ,  H01L24/16 ,  H01L2224/13099 ,  H01L2224/73203 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/181 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2224/0401

Abstract: 본 발명은 칩 연결부분의 신뢰성을 확보하면서도 솔더 볼 랜드를 포함한 패키지 외곽 부분에서 열적 스트레스(thermal stress) 및 기계적 스트레스(mechanical stress)를 감소시켜 솔더 결합의 신뢰성을 확보할 수 있는 플립 칩 패키지 및 그 패키지 제조방법을 제공한다. 그 플립 칩 패키지는 기판; 상기 기판 상에 실장되는 플립 칩(flip chip); 상기 칩이 상기 기판에 전기적으로 연결되는 부분인 상기 기판 상의 칩 연결(chip interconnection) 부분에 형성된 제1 언더필(underfill); 및 상기 칩 연결부분 이외의 상기 기판 상으로 형성된 제2 언더필;을 포함하고, 상기 제1 언더필은 제2 언더필보다 더 높은 강도(modulus)의 재질로 형성된다. 또한, 플립 칩 패키지의 제조방법은 기판을 준비하는 단계; 상기 기판과 상기 기판으로 실장되는 플립 칩(flip chip)이 전기적으로 연결되는 부분인 상기 기판 상의 칩 연결(chip interconnection) 부분 이외의 부분으로 제2 언더필을 형성하는 단계; 상기 칩 연결부분으로 제1 언더필을 형성하는 단계; 및 상기 칩 연결부분으로 범프를 통해 상기 플립 칩을 실장하는 단계;를 포함하고, 상기 제1 언더필은 제2 언더필보다 더 높은 강도(modulus)의 재질로 형성한다.

公开(公告)号：KR1020080069485A

公开(公告)日：2008-07-28

申请号：KR1020070007253

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  장동현 ,  정태경 ,  김남석 ,  유승관

IPC: H01L23/12

CPC classification number: H01L24/19 ,  H01L23/13 ,  H01L24/24 ,  H01L24/82 ,  H01L2221/68377 ,  H01L2224/04105 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/18 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15156 ,  H01L2924/15311 ,  H01L2924/18162 ,  H01L2924/18165 ,  H01L2924/30105 ,  H01L2924/3512 ,  H01L2224/05599

Abstract: A stack package and a stack packaging method are provided to insert a semiconductor chip in interposers and arrange the semiconductor chip and the interposers vertically for improving wiring length and wiring density. A stack package(200) comprises a semiconductor chip and interposers(100) for inserting the semiconductor chip. The semiconductor chip and the interposers are arranged vertically. The semiconductor chip includes a bonding pad(130) and a protective layer(120). The bonding pad is connected with a wire or a re-wiring pattern(150). The protective layer protects a surface of the protective chip. The bonding pad is an aluminum layer, and the protective layer is a silicon nitride layer. The interposers includes cavities and connection terminal grooves(170). Some of the connection terminal grooves are filled with a metal material to form a connection terminal(160). A solder part(180) is a solder ball or a metal bump such as copper, gold, or nickel. A module substrate(190) includes a photo solder resist layer(195) and a substrate pad(197).

Abstract translation: 提供堆叠封装和堆叠封装方法以将半导体芯片插入到插入件中，并且垂直布置半导体芯片和内插器以改善布线长度和布线密度。 堆叠封装（200）包括用于插入半导体芯片的半导体芯片和插入件（100）。 半导体芯片和内插器垂直布置。 半导体芯片包括焊盘（130）和保护层（120）。 接合焊盘与导线或再布线图案（150）连接。 保护层保护保护芯片的表面。 焊盘是铝层，保护层是氮化硅层。 插入件包括空腔和连接端子槽（170）。 一些连接端子槽被金属材料填充以形成连接端子（160）。 焊料部分（180）是焊料球或诸如铜，金或镍的金属凸块。 模块衬底（190）包括光阻抗层（195）和衬底焊盘（197）。

公开(公告)号：KR100574223B1

公开(公告)日：2006-04-27

申请号：KR1020040078790

申请日：2004-10-04

Applicant: 삼성전자주식회사

Inventor： 강인구 ,  정태경 ,  안상호

IPC: H01L21/44 ,  H01L23/12

CPC classification number: H01L25/50 ,  H01L24/32 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/1134 ,  H01L2224/1308 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/73265 ,  H01L2224/78301 ,  H01L2224/83136 ,  H01L2225/0651 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06575 ,  H01L2924/01006 ,  H01L2924/01027 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/3512 ,  H01L2924/00012

Abstract: A multi-chip package and method for manufacturing are disclosed. The multi-chip package may include a substrate, a lower semiconductor chip mounted on the substrate, a first electrical connection for electrically connecting the substrate and the lower semiconductor chip, an upper semiconductor chip attached to the lower semiconductor chip and having overhang portions, and at least one bump interposed between the substrate and the overhang portions. The at least one bump may support the overhang portions and may be formed when the first electrical connection is formed.

公开(公告)号：KR100497111B1

公开(公告)日：2005-06-28

申请号：KR1020030018446

申请日：2003-03-25

Applicant: 삼성전자주식회사

Inventor： 김형섭 ,  정태경

IPC: H01L23/12

CPC classification number: H01L24/10 ,  H01L23/481 ,  H01L23/49816 ,  H01L24/13 ,  H01L25/0657 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05548 ,  H01L2224/056 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2224/14181 ,  H01L2224/16 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2225/06593 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2224/05124

Abstract: 본 발명은 외부기기의 인쇄회로기판에 대한 양호한 솔더 접합성을 확보하고, 반도체 칩의 두께를 최소화하면서 패키지의 강도를 유지할 수 있는 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지 및 그 제조 방법에 관한 것이다. 즉, 웨이퍼의 두께를 박형화하기 위해서 웨이퍼의 배면을 연마하고, 웨이퍼의 박형화에 따른 강도 보강과 반도체 칩의 칩 패드와의 접합 또는 재배치를 위한 배선기판을 반도체 칩의 배면에 부착하고, 반도체 칩의 칩 패드를 관통하여 형성된 비아에 충전된 플러그를 통하여 반도체 칩의 칩 패드와 배선기판이 전기적으로 연결된 웨이퍼 레벨 칩 스케일 패키지, 그를 3차원으로 적층한 적층 패키지 및 그 제조 방법을 제공한다. 이때 칩 스케일 패키지들 사이의 적층은 상대적으로 아래쪽에 위치하는 칩 스케일 패키지의 상부면의 플러그에 상대적으로 위쪽에 위치하는 칩 스케일 패키지의 배선기판이 접합되어 3차원으로 적층된다. 그리고 박형화된 반도체 칩의 칩 패드에 형성된 비아에 플러그가 충전되기 때문에, 플러그 내의 보이드 발생을 억제할 수 있는 장점도 있다.

公开(公告)号：KR1020030083306A

公开(公告)日：2003-10-30

申请号：KR1020020021786

申请日：2002-04-20

Applicant: 삼성전자주식회사

Inventor： 손민영 ,  오세용 ,  정태경

IPC: H01L23/50

CPC classification number: G06K19/072 ,  G06K19/07745 ,  H01L23/5388 ,  H01L24/48 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/05599 ,  H01L2224/32145 ,  H01L2224/45099 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2225/0651 ,  H01L2225/06575 ,  H01L2225/06582 ,  H01L2924/00014 ,  H01L2924/16152 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A memory card is provided to be capable of overcoming the limit of capacity and size and reducing manufacturing processes by omitting a cover attaching process. CONSTITUTION: A memory card(10) is provided with a card board(21), a plurality of memory chips(11,13) sequentially stacked on the upper portion of the card board, a control chip(15) mounted on the memory chips and a bonding wire(25) for electrically connecting the chips with the card board. The memory card further includes a passive element(17) attached at the peripheral portion of the memory chips and a molding part(41) for selectively encapsulating the resultant structure. Preferably, a plurality of adhesive parts(33,35) are located between the memory chips and the control chip for securing the space for the bonding wire.

Abstract translation: 目的：提供存储卡，以便能够克服容量和尺寸的限制，并通过省略盖子附接过程来减少制造过程。 构成：存储卡（10）具有卡板（21），依次层叠在卡板上部的多个存储芯片（11,13），安装在存储芯片上的控制芯片（15） 以及用于将芯片与卡板电连接的接合线（25）。 存储卡还包​​括附着在存储器芯片的周边部分的无源元件（17）和用于选择性地封装所得结构的模制部件（41）。 优选地，多个粘合部分（33,35）位于存储器芯片和控制芯片之间，用于固定用于接合线的空间。

公开(公告)号：KR1020020069288A

公开(公告)日：2002-08-30

申请号：KR1020010009468

申请日：2001-02-24

Applicant: 삼성전자주식회사

Inventor： 김신 ,  오세용 ,  김정진 ,  정태경

IPC: H01L23/28

CPC classification number: H01L24/06 ,  H01L23/13 ,  H01L23/24 ,  H01L23/3114 ,  H01L23/49572 ,  H01L23/4985 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/04042 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/48644 ,  H01L2224/48647 ,  H01L2224/73215 ,  H01L2224/83192 ,  H01L2224/92147 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/0102 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/351 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: PURPOSE: A semiconductor package using a tape circuit board with a groove for preventing a flood of encapsulant is provided to prevent the encapsulant of the first resin encapsulating unit from contaminating a solder ball pad adjacent to a window, by forming the groove for preventing the flood of the encapsulant in the circumference of the window. CONSTITUTION: A plurality of electrode pads are formed along the center portion of the active surface of a semiconductor chip are formed. A tape circuit board includes polyimide tape(121), an interconnection pattern(123) having a substrate pad(124) and a solder ball pad(126), and a protecting layer(125). The active surface of the semiconductor chip is attached to the lower surface of the polyimide tape. The electrode pad is exposed to the exterior through the window(122). A plurality of bonding wires electrically connect the electrode pad of the semiconductor chip with the substrate pad of the tape circuit board through the window. The window and the substrate pad are encapsulated with a liquid encapsulating material to protect the electrode pad and the bonding wire from the exterior. A plurality of solder balls are respectively formed in the solder ball pad. The protecting layer in the circumference of the window including the substrate pad is cut down to form the groove for preventing the flood of the encapsulant so that the liquid encapsulating material does not flow, wherein the interconnection pattern is not exposed to the exterior.

Abstract translation: 目的：提供一种半导体封装，使用具有用于防止密封剂泛滥的凹槽的带电路板，以防止第一树脂封装单元的密封剂通过形成用于防止洪水的凹槽而污染邻近窗口的焊球垫 的密封剂在窗口的圆周中。 构成：形成沿着半导体芯片的有源面的中心部分的多个电极焊盘。 带状电路板包括聚酰亚胺胶带（121），具有衬底焊盘（124）和焊球焊盘（126）的互连图案（123）和保护层（125）。 半导体芯片的有源表面附着在聚酰亚胺胶带的下表面。 电极焊盘通过窗口（122）暴露于外部。 多个接合线通过窗口将半导体芯片的电极焊盘与带电路板的衬底焊盘电连接。 窗口和衬底垫片用液体封装材料封装，以保护电极焊盘和焊接线与外部。 多个焊球分别形成在焊球垫中。 包括衬底垫在内的窗口周围的保护层被切割以形成沟槽，以防止密封剂淹没，使得液体封装材料不流动，其中互连图案不暴露于外部。

公开(公告)号：KR1020020020049A

公开(公告)日：2002-03-14

申请号：KR1020000052997

申请日：2000-09-07

Applicant: 삼성전자주식회사

Inventor： 김현기 ,  정태경

IPC: H01L23/495

CPC classification number: H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/00014

Abstract: PURPOSE: A stacked multi-chip package having a contact xcccccc c bb hole in a package body is provided to simplify a stack process and to reduce fabricating cost of the stacked multi-chip package, by stacking unit semiconductor chip packages through the contact hole. CONSTITUTION: A plurality of inner leads(113a) are electrically connected to a semiconductor chip(111). A package body(118) includes the semiconductor chip and the inner leads. A plurality of contact holes vertically penetrate the inner leads and the package body, respectively. A plurality of vertically-stacked unit semiconductor chip packages are fixed by a connection pin(130) inserted into the contact hole. The inner leads are electrically interconnected by the connection pin.

Abstract translation: 目的：提供一种在封装体中具有接触式xcccccc cbb孔的堆叠多芯片封装，通过将单元半导体芯片封装通过接触孔堆叠，从而简化堆叠工艺并降低叠层多芯片封装的制造成本。 构成：多个内部引线（113a）电连接到半导体芯片（111）。 封装体（118）包括半导体芯片和内部引线。 多个接触孔分别垂直地穿过内引线和封装体。 多个垂直层叠的单元半导体芯片封装通过插入到接触孔中的连接销（130）固定。 内部引线通过连接引脚电气互连。

公开(公告)号：KR1019990079702A

公开(公告)日：1999-11-05

申请号：KR1019980012438

申请日：1998-04-08

Applicant: 삼성전자주식회사

Inventor： 정태경 ,  김남석

IPC: H01L21/52

Abstract: 본 발명은 노운 굿 다이 제조장치에 관한 것으로, 기존의 패키지 타입의 테스트 장비를 포함한 취급 장비를 그대로 이용할 수 있는 노운 굿 다이 제조장치를 제공한다. 즉, 본 발명에 따른 노운 굿 다이 제조장치는 베어 칩이 실장될 칩 실장 영역과 칩 실장 영역의 바닥면에 복수의 진공 흡착 구멍이 형성된 몸체부와, 칩 실장 영역의 바닥면에 뻗어 있으며 칩 실장 영역에 실장될 베어 칩과 접속되는 내부접속단자와, 내부접속단자와 연결되어 몸체부의 외부로 돌출된 외부접속단자를 포함하는 케리어를 갖는다. 덮개는 내부접속단자와 접속된 베어 칩이 실장된 칩 실장 영역을 봉합하며, 진공 흡착 구멍을 통한 진공 흡착에 의해 베어 칩과 몸체부에 밀착되어 베어 칩을 고정한다. 그리고, 진공 흡착 구멍을 개폐하여 베어 칩에 덮개를 밀착시키거나 밀착된 상태를 해제시키는 마개를 포함한다. 특히, 본 발명에 따른 노운 굿 다이 제조장치는 기존의 패키지와 동일한 형태를 가지며, 진공 흡착 구멍을 마개로 막아 테스트 공정을 진행하고, 테스트 공정이 완료된 베어 칩을 노운 굿 다이 제조장치에서 분리하기 위해 마개를 빼고 덮개를 열어 베어 칩을 분리하게 된다.

公开(公告)号：KR100187715B1

公开(公告)日：1999-06-01

申请号：KR1019960034274

申请日：1996-08-19

Applicant: 삼성전자주식회사

Inventor： 이규진 ,  정도수 ,  최완균 ,  정태경

IPC: H01L23/48

CPC classification number: H01L23/4951 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/73215 ,  H01L2924/00014 ,  H01L2924/01079 ,  H01L2924/07802 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/30107 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 리드들이 복수 개의 열을 이루고 있고, 각각의 상기 리드들과 일체형으로 안착부들이 형성되어 있는 제 1리드 프레임과, 소정의 간격으로 배열되어 있는 복수 개의 외부 접속수단들과 각각의 상기 외부 접속수단들과 연결되어 일체형으로 형성되어 있는 타이바들을 갖는 제 2리드 프레임을 준비하는 단계; 상기 제 1리드 프레임의 각각의 상기 안착부에 상기 제 2리드 프레임의 상기 외부 접속수단이 위치하도록 하여 상기 제 1리드 프레임과 상기 제 2리드 프레임을 결합하는 단계; 결합된 상기 제 2리드 프레임의 상기 타이바를 절단하는 단계; 복수 개의 본딩 패드가 형성된 반도체 칩을 접착수단으로 상기 제 1리드 프레임의 상기 리드의 일면에 실장시키는 단계; 각각의 상기 본딩 패드와 그에 대응되는 상기 제 1리드 프레임의 상기 리드 말단을 전기적으로 연결하는 와이어 본딩 단계; 상기 제 2리드 프레임의 상기 외부 접속단자가 노출된 부분을 갖도록 하여 봉지하는 성형단계; 및 상기 제 1리드 프레임의 봉지되지 않은 상기 리드 부분을 절단하는 절단단계; 를 포함하는 것을 특징으로 하는 리드 프레임을 이용한 칩 스케일 패키지 제조 방법을 제공함으로써, 간단한 조립 공정이면서 기존의 공정을 그대로 사용 가능하여 용이하게 칩 스케일 패키지를 구현할 수 있는 효과를 나타내는 것을 특징으로 한다.

Abstract translation: 制造芯片尺寸封装的方法和通过该方法制造的芯片尺寸封装使用通过冲压工艺制备的第一和第二引线框架。 第一引线框架具有带有接收部件的引线，并且引线与引线框架的纵向侧轨整体形成。 当第二引线框架位于第一引线框架的顶部并附接到其上时，第二引线框架具有与引线的接收部分对准的外部连接。 可以使用位于两个引线框架的横向侧轨上的导向孔来容易地对准两个引线框架。 然后将半导体芯片粘附到第一引线框架的下侧，并且半导体芯片的焊盘电连接到第一引线框架的引线。 然后，两个引线框架和芯片被封装，只有第二引线框架的外部连接保持暴露于外部。 然后将焊球连接到外部连接以安装到基板上。 这种芯片尺寸的封装是便宜的，因为第一和第二引线框架可以通过冲压工艺生产，该冲压工艺比传统的半蚀刻工艺不那么复杂和便宜。