-
公开(公告)号：KR100098233B1
公开(公告)日：1996-04-12
申请号：KR1019910015286
申请日：1991-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/108
-
公开(公告)号：KR1019960000837B1
公开(公告)日：1996-01-13
申请号：KR1019920023132
申请日：1992-12-02
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: The device consists of a reference voltage generating unit which generates a reference voltage by obtaining power voltage, a difference voltage generating unit which generates a difference voltage, and a voltage level detector which detects power voltage supplied from an external source and outputs a number of power voltage level detecting signals corresponding to each different predetermined level in the reference voltage generating unit.
Abstract translation: 该装置由通过获取电源电压产生参考电压的参考电压产生单元，产生差分电压的差分电压产生单元和检测从外部源提供的电源电压并输出多个功率的电压电平检测器 对应于基准电压产生单元中的每个不同的预定电平的电压电平检测信号。
-
-
公开(公告)号：KR100080843B1
公开(公告)日：1994-12-28
申请号：KR1019910014099
申请日：1991-08-14
Applicant: 삼성전자주식회사
IPC: G11C11/404
-
公开(公告)号：KR1019940008294B1
公开(公告)日：1994-09-10
申请号：KR1019910014099
申请日：1991-08-14
Applicant: 삼성전자주식회사
IPC: G11C11/404
Abstract: The data transmission circuit gives speed-up based on using bit lines directly connected to the gates of output transistors during data transmission in dynamic RAM and gives large scale integration with common I/O lines. The circuit comprises bit lines BL, BL (65)(66) connected to a memory cell (51), transistors (61)(62)(63)(64) for data input, transistors (57)(58) for data output, transistors (53)(54)(59)(60) for separation of electric connection, a transistor (56) for electric discharge to make a voltage level applied to other channel an earth voltage level, a sense amplifier (55) for amplifying the voltage difference between the bit lines BL, BL (65)(66), a signal (CSL) for selecting a memory cell (51).
Abstract translation: 数据传输电路基于在动态RAM中的数据传输期间使用直接连接到输出晶体管的栅极的位线，并提供与普通I / O线的大规模集成的加速。 电路包括连接到存储单元（51）的位线BL，BL（65）（66），用于数据输入的晶体管（61）（62）（63）（64），用于数据输出的晶体管 ，用于分离电连接的晶体管（53）（54）（59）（60），用于放电以使其他通道施加电压电平的晶体管（56）为接地电压电平;用于放大的读出放大器 位线BL，BL（65）（66）之间的电压差，用于选择存储单元（51）的信号（CSL）。
-
Patent Agency Ranking
公开(公告)号：KR1019940016788A
公开(公告)日：1994-07-25
申请号：KR1019920024135
申请日：1992-12-14
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 ESD(Electro-Static Discharge)특성 검사시 출력 패드의 버퍼 소자에 유발되는 결함을 방지하고 ESD특성을 향상시킬 수 있도록 다른 주변회로 소자의 LDD구조와는 달리 저농도 불순물 영역의 길이를 더 길게한 출력 버퍼 소자 및 그 제조방법을 제공한다.
따라서, 상기한 본 발명의 방법에 의하면 저농도 영역에 유기되는 전계의 세기를 감소시켜 출력 버퍼 소자의 발열량을 크게 감소시켜 ESD특성을 향상시킬 수 있다.-
公开(公告)号：KR1019940004517B1
公开(公告)日：1994-05-25
申请号：KR1019910014098
申请日：1991-08-14
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: a ground transistor having one terminal of a channel connected to a ground voltage, for setting a potential connected to the other terminal of the channel to a ground voltage level; first and second input transistors each having a channel connected between a bit line and a common input/output line and each having a gate connected to a control gate; and first and second output transistors each having a channel connected between the other terminal of the channel of the ground transistor and the common input/output line and each having a gate connected to the bit line. The circuit improves data tranmission speed.
Abstract translation: 接地晶体管，其具有连接到接地电压的沟道的一个端子，用于将连接到所述沟道的另一端子的电位设置为接地电压电平; 第一和第二输入晶体管，每个具有连接在位线和公共输入/输出线之间的通道，并且每个具有连接到控制栅极的栅极; 以及第一和第二输出晶体管，每个具有连接在接地晶体管的沟道的另一个端子和公共输入/输出线之间的沟道，并且每个具有连接到位线的栅极。 该电路提高了数据传输速度。
-
公开(公告)号：KR1019940001420A
公开(公告)日：1994-01-11
申请号：KR1019920011635
申请日：1992-06-30
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 트렌치형 커패시터를 갖춘 반도체 메모리장치 및 그 제조방법에 관한 것이다.
본 발명에 의하면, 트렌치형 커패시터를 갖춘 반도체 메모리장치에 있어서, 상기 커패시터는, 반도체기판에 형성되어 있는 트렌치 내벽에 형성된 표면에 요철이 있는 불순물이 도우핑되지 않은 제1실리콘층 및 불순물이 도우핑된 제2실리콘층의 이중구조로 된 커패시터 제1전극과, 상기 커패시터 제2전극표면에 형성된 유진층, 및 상기 유전층상에 형성된 커패시터 제2전극을 구비하여 이루어짐을 특징으로 하는 반도체 메모리장치가 제공되며, 또한 트렌치형 커패시떠를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 트렌치형 커패시터를 형성하는 공정은, 제1도전형 의 반도체기판에 트렌치를 형성하는 공정 : 상기 트렌치가 형성된 반도체기판상에 표면에 요철이 있는 불순물이 도우핑되지 않은 제1실리콘층 및 불순물이 도우핑된 제2실리콘층 연속적으로 증착하여 커패시터 제1전극 형성하는 공정: 상기 커패시터 제1전극이 형성된 결과물 전면에 유전층을 형성하는 공정: 및 상기 유전측 상에 불순물이 도우핑된 다결정실리콘을 증착하여 커패시터 제2전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법이 제공된다.
따라서, 불순물이 도우핑되지 않은 실리콘층과 불순물이 도우핑된 실리콘층의 이중 구조로 된 실리콘층으로 커패시터 제1전극을 형성함으로써 커패시터 제1전극을 형성함으로써 커패시터 유효면적을 확장시킴과 동시에 누설전류를 방지할 수 있게 되어 소자의 고집적화 및 신뢰성 향상을 도모할 수 있다.-
公开(公告)号：KR1019930005741B1
公开(公告)日：1993-06-24
申请号：KR1019900017706
申请日：1990-11-01
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10817 , H01L27/10808
Abstract: The method comprises (a) forming field oxide (1) on substrate (30), (b) etching back oxide (1) to form a 1st spacer (6), (c) forming local connection layer (7) of thin film, (d) coating the layer (7) with insulation film (8) to smoothe the surface, (e) forming patterns for (7) and (8), (f) forming oxide on patterns and etching back oxide to form a 2nd spacer (9), (g) laminating oxide on bit line (10) and oxide pattern (11) for bit line capping and etching back oxide to form a 3rd spacer (12), while exposing the layer (7), (h) laminating polysilicon to form storage poly (13) and patterning, (i) forming capacitor dielectric film (14) on (13), and (j) laminating polysilicon on (14) to form plate electrode (15).
Abstract translation: 该方法包括：（a）在衬底（30）上形成场氧化物（1），（b）蚀刻回氧化物（1）以形成第一间隔物（6），（c）形成薄膜的局部连接层（7） （d）用绝缘膜（8）涂覆层（7）以平滑表面，（e）形成（7）和（8）的图案，（f）在图案上形成氧化物并蚀刻回氧化物以形成第二间隔物 （9），（g）在位线（10）上层叠氧化物和用于位线封盖的氧化物图案（11）和蚀刻回氧化物以形成第三间隔物（12），同时暴露层（7），（h）层压 多晶硅以形成储存聚（13）并构图，（i）在（13）上形成电容器电介质膜（14），和（j）在（14）上层压多晶硅以形成板电极（15）。
-
-
-
-
-
-
-
-
-
Search Results
85
records
(took 0.028 seconds)
