公开(公告)号：KR1020000020169A

公开(公告)日：2000-04-15

申请号：KR1019980038642

申请日：1998-09-18

Applicant: 한국전자통신연구원

Inventor： 남현숙 ,  유영갑 ,  김대용

IPC: H03L7/18

Abstract: PURPOSE: An apparatus for synthesizing direct digital frequency is provided to improve a frequency resolution, a stability of a phase and a frequency, and a frequency conversion speed by using a trigonometric function calculation. CONSTITUTION: A direct digital frequency synthesizing apparatus comprises a phase accumulation part(220), a phase control part(230), a synthesis frequency generating part, a digital-to-analog converter(250) and a filter(260). The phase accumulation part(220) accumulates a phase of an externally applied frequency adjust signal. The phase control part(230) receives an output signal from the phase accumulation part to provide a phase control signal for controlling a phase of a synthesis phase. The synthesis frequency generating part generates a code signal in response to the phase control signal, and calculates a trigonometric function having a crosswise axis coordinate value and a lengthwise axis coordinate value according to the code signal. The digital-to-analog converter(250) converts the synthesis frequency into an analog signal, and the filter(260) filters an output signal of the digital-to-analog converter. trigonometric function

Abstract translation: 目的：提供一种用于合成直接数字频率的装置，以通过使用三角函数计算来提高频率分辨率，相位和频率的稳定性以及频率转换速度。 构成：直接数字频率合成装置包括相位累积部分（220），相位控制部分（230），合成频率产生部分，数模转换器（250）和滤波器（260）。 相位累积部（220）累积外部施加的频率调整信号的相位。 相位控制部（230）从相位累积部接收输出信号，提供控制合成相位相位的相位控制信号。 合成频率生成部根据相位控制信号生成码信号，根据码信号计算具有横轴坐标值和纵轴坐标值的三角函数。 数模转换器（250）将合成频率转换为模拟信号，滤波器（260）对数模转换器的输出信号进行滤波。 三角函数

公开(公告)号：KR1020000013585A

公开(公告)日：2000-03-06

申请号：KR1019980032530

申请日：1998-08-11

Applicant: 한국전자통신연구원

Inventor： 차진종 ,  김성민 ,  김경수 ,  김대용 ,  이문호

IPC: H04N19/13

CPC classification number: H04N19/13 ,  H04N19/176

Abstract: PURPOSE: A context based arithmetic encoder capable of simultaneously calculating the number of outputs and the number of filling bits by detecting a non-zero bit of a probability value is provided. CONSTITUTION: A context based arithmetic encoder comprising: a context producing section(10) for receiving a bit value of an adjacent boundary pixel and an index of a plurality of bits; a symbol probability value output section for outputting a symbol probability value of a corresponding address in response to the index from the context producing section(10); a symbol arithmetic encoder(30) for multiplying the symbol probability value from the symbol probability value output section by a transition probability value and outputting an accumulating probability value; an estimator(90) for calculating a transition bit and a filling bit based on the accumulating probability value from the symbol arithmetic encoder(30) and outputting the transition probability value and a first output bit; a code ending section for producing a second output bit based on an accumulating probability value of a final pixel from the symbol arithmetic encoder(30); and an output section for sequentially receiving and storing the first and second bits and outputting coded bits.

Abstract translation: 目的：提供一种基于上下文的算术编码器，其能够通过检测概率值的非零比特来同时计算输出数量和填充比特数。 构成：一种基于上下文的算术编码器，包括：上下文产生部分，用于接收相邻边界像素的比特值和多个比特的索引; 符号概率值输出部分，用于响应于来自上下文产生部分（10）的索引输出相应地址的符号概率值; 符号算术编码器，用于将符号概率值输出部分的符号概率值乘以转移概率值，并输出累积概率值; 用于根据来自符号算术编码器（30）的累加概率值计算转换位和填充位的估计器（90），并输出转移概率值和第一输出位; 码结束部分，用于根据来自符号运算编码器（30）的最终像素的累积概率值产生第二输出比特; 以及输出部分，用于顺序地接收和存储第一和第二比特并输出编码比特。

公开(公告)号：KR100174876B1

公开(公告)日：1999-04-01

申请号：KR1019950047075

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  김대용 ,  신희천 ,  곽명신

IPC: G01R31/28

Abstract: 본 발명은 VLSI로 타이머 회로를 구현할 때 VLSI 외부에서 간단히 테스트 모드와 타이머 모드를 선택하도록 하여 짧은 시간에 테스트가 가능한 타이머 및 그 테스트 방법에 관한 것으로서, 그 특징은 기본 클럭을 발생시키는 기본 클럭 발생기를 구비하고 있는 테스트가 용이한 시간 선택형 타이머에 있어서, 테스트 모드와 타이머 모드를 결정하는 결정 수단과, 테스트를 위해 기본 클럭을 선택하거나 타이머용의 긴 주기를 선택하는 선택 수단과, 타이머용 클럭을 분주시키는 분주 수단 및 상기 타이머의 출력 신호를 출력하는 출력 수단을 포함하는 데에 있으므로, 그 효과는 다단 클럭 분주기를 적절히 먹싱(Muxing)한 회로를 디코더로 선택함으로써 타이머 모드 시는 원하는 시간에 출력을 내주는 타이머 동작을 기대할 수 있고, 또한 테스트 모드시는 상용 의 VLSI 테스트 장비로 테스트가 가능한 회로를 쉽게 구현할 수 있다는 데에 있다.

公开(公告)号：KR100128036B1

公开(公告)日：1998-04-02

申请号：KR1019930027024

申请日：1993-12-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이규홍 ,  박세훈 ,  김대용 ,  이진효

IPC: H01L27/04

Abstract: A structure of low power devices such as pillar-type bipolar transistors having bi-directional moving characteristics and method thereof is provided to improve parasitic junction capacitance. The method comprises the steps of: forming a first oxide(2) on a P-type semiconductor substrate(1); defining three transistor region(4) and defining a silicon region(3) by etching the P-type silicon substrate using the difference of the etching selectivity between the first oxide(2) and the substrate(1); forming a base region(8) positioned between a first N-type impurity layer(5) and a second N-type impurity layer(17) by depositing a polysilicon; and forming a base electrode(12) filled in an etched silicon substrate(1), thereby forming bipolar transistor having three pillar. Thereby, it is possible to decrease the parasitic junction capacitance.

Abstract translation: 提供诸如具有双向移动特性的柱型双极晶体管等低功率器件的结构及其方法，以改善寄生结电容。 该方法包括以下步骤：在P型半导体衬底（1）上形成第一氧化物（2）; 通过使用第一氧化物（2）和衬底（1）之间的蚀刻选择性的差异蚀刻P型硅衬底来限定三晶体管区域（4）并限定硅区域（3）; 通过沉积多晶硅形成位于第一N型杂质层（5）和第二N型杂质层（17）之间的基极区（8）; 以及形成填充在蚀刻硅衬底（1）中的基极（12），从而形成具有三个柱的双极晶体管。 由此，能够减小寄生接合电容。

公开(公告)号：KR1019970048567A

公开(公告)日：1997-07-29

申请号：KR1019950047075

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  김대용 ,  신희천 ,  곽명신

IPC: G01R31/28

Abstract: 본 발명은 VLSI로 타이머 회로를 구현할 때 VLSI 외부에서 간단히 테스트 모드와 타이머 모드를 선택하도록 하여 짧은 시간에 테스트가 가능한 타이머 및 그 테스트 방법에 관한 것으로서, 그 특징은 기본 클럭을 발생시키는 기본 클럭 발생기를 구비하고 있는 테스트가 요이한 시간 선택형 타미머에 있어서, 테스트 모드와 타이머모드를 결정하는 결정 수단과, 테스트를 위해 기본 클럭을 선택하거나 타이머용의 긴 주기를 선택하는 선택수단과, 타이머용 클럭을 분주시키는 분주 수단 및 상기 타이머의 출력 신호를 출력하는 출력 수단을 포함하는데에 있으므로, 그 효과는 다단 클럭 분주기를 적절히 먹싱(Muxing)한 회로를 디코더로 선택함으로써 타이머 모드 시는 원하는 시간에 출력을 내주는 타이머 동작을 기대할 수 있고, 또한 테스트 모드 시는 상용 VLSI 테스트 장비로 테스트가 가능한 회로를 쉽게 구현할 수 있다는 데에 있다.

公开(公告)号：KR1019970005394B1

公开(公告)日：1997-04-15

申请号：KR1019940032099

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 한재덕 ,  조경록 ,  김대용

IPC: H03L7/00

Abstract: The hybrid frequency synthesizer uses a rectangular wave pulse output of a binary input phase accumulator as a reference frequency of a phase synchronous loop. The hybrid frequency synthesizer is formed in such the manner that a direct digital frequency synthesizer(DDS) and a phase-locked loop(PLL) frequency synthesizer are connected in serial to each other. The DDS is comprised of a frequency register(1) to which a frequency control signal is inputted, a phase accumulator(2) for outputting a rectangular wave pulse, and a frequency selector(4) for determining input and output signals. The PLL frequency synthesizer is comprised of a voltage control oscillator(7), an N counter(8), and a phase detector(5) for synthesizing a desired output signal.

Abstract translation: 混合频率合成器使用二进制输入相位累加器的矩形波脉冲输出作为相位同步环路的参考频率。 混合频率合成器以直接数字频率合成器（DDS）和锁相环（PLL）频率合成器彼此串联连接的方式形成。 DDS包括输入频率控制信号的频率寄存器（1），用于输出矩形波脉冲的相位累加器（2）和用于确定输入和输出信号的频率选择器（4）。 PLL频率合成器由用于合成期望的输出信号的压控振荡器（7），N计数器（8）和相位检测器（5）组成。

公开(公告)号：KR1019960006380B1

公开(公告)日：1996-05-15

申请号：KR1019930026784

申请日：1993-12-08

Applicant: 한국전자통신연구원

Inventor： 김환용 ,  김대순 ,  김태형 ,  김대용

IPC: G11C11/407

Abstract: The sense amplifier amplifies data read in a memory cell by sensing and amplifying a minute voltage difference between a pair of bitlines when the DRAM is driven by a low voltage. The amplifier comprises : 1st/2nd tranasistors(Q1,Q2) equalizing a pair of the bitlines(BIT,BIT_); a 3rd transistor(Q4) controlling the movement of the charge between the bitline(BIT) and a memory cell capacitor(CS); a 4th transistor(Q11) cutting off a plate capacitor(CPL) from a free charge voltage source; a 5th transistor(Q16) receiving a signal(TE) for selecting the bitline(BIT) as a gate node; a 6th transistor(Q17) receiving a signal(TO) for selecting the bitline(BIT_) as a gate node; an amplification means(10) performing a full down sense amplification according to the voltage difference between the bitlines; a 7th transistor(Q12) making the amplication means(10) electrically connected or disconnected to the plate capacitor(CPL).

Abstract translation: 当DRAM由低电压驱动时，感测放大器通过感测和放大一对位线之间的微小电压差来放大存储单元中读取的数据。 放大器包括：均衡一对位线（BIT，BIT_）的第一/第二传导电阻（Q1，Q2）; 控制位线（BIT）和存储单元电容器（CS）之间的电荷移动的第三晶体管（Q4）; 第四晶体管（Q11）从自由充电电压源切断平板电容器（CPL）; 接收用于选择位线（BIT）作为门节点的信号（TE）的第五晶体管（Q16） 接收用于选择位线（BIT_）作为门节点的信号（TO）的第六晶体管（Q17） 放大装置（10），根据所述位线之间的电压差执行全向下感测放大; 第七晶体管（Q12）使得放大装置（10）与平板电容器（CPL）电连接或断开。

公开(公告)号：KR1019950007422B1

公开(公告)日：1995-07-10

申请号：KR1019920009981

申请日：1992-06-09

Applicant: 한국전자통신연구원

Inventor： 이형섭 ,  이진호 ,  김천수 ,  김대용

IPC: H01L21/76

Abstract: forming a first oxide film(22) and a nitride film(23) in oder on a silicon substrate (21); etching the first oxide film(22) and a silicon substrate(21) with a mask of a photo-resistor film(24) formed on the nitride film(23) to make a trench having two side walls and one button surface; forming a second oxide film(25) on surfaces of two side walls and the button of the trench to form a channel stop layer by impurity injection; packing poly silicon(28) in the trench; forming a third oxide film(29); and etching the third oxide film(29) to shape an oxide film for separating elements.

Abstract translation: 在硅基板（21）上形成第一氧化膜（22）和氮化物膜（23）; 用形成在氮化物膜（23）上的光电阻膜（24）的掩模蚀刻第一氧化膜（22）和硅衬底（21），以形成具有两个侧壁和一个按钮表面的沟槽; 在两个侧壁和沟槽的按钮的表面上形成第二氧化膜（25），以通过杂质注入形成通道阻挡层; 在沟槽中填充多晶硅（28）; 形成第三氧化膜（29）; 并蚀刻第三氧化膜（29）以形成用于分离元件的氧化膜。

公开(公告)号：KR100077924B1

公开(公告)日：1994-10-06

申请号：KR1019910014708

申请日：1991-08-24

Applicant: 한국전자통신연구원

Inventor： 이형섭 ,  이규홍 ,  김대용

IPC: H01L21/48

公开(公告)号：KR1019940008149B1

公开(公告)日：1994-09-03

申请号：KR1019910024254

申请日：1991-12-24

Applicant: 한국전자통신연구원

Inventor： 오창준 ,  권종기 ,  송원철 ,  김홍주 ,  김대용

IPC: G11C11/40

Abstract: A sense amplifier circuit of a DRAM array includes: first and second current varied transistors turned on/off by a pair of bit lines; first and second transfer transistors turned on/off by a column decoder; an equalizing transistor for equalizing a voltage level of first and second output nodes connected to first and second input terminals of a main amplifier; first and second switching transistors for electrically connecting or cutting off the first and second output nodes and the main amplifier; and a delay circuit for delaying output signals of the column decoder, thereby obtaining high sensing operation speed.

Abstract translation: DRAM阵列的读出放大器电路包括：第一和第二电流变化的晶体管被​​一对位线导通/截止; 第一和第二传输晶体管由列解码器导通/关断; 均衡晶体管，用于均衡连接到主放大器的第一和第二输入端的第一和第二输出节点的电压电平; 用于电连接或切断第一和第二输出节点和主放大器的第一和第二开关晶体管; 以及用于延迟列解码器的输出信号的延迟电路，从而获得高感测操作速度。