公开(公告)号：KR1020030032118A

公开(公告)日：2003-04-26

申请号：KR1020010062350

申请日：2001-10-10

Applicant: 한국전자통신연구원

Inventor： 박일용 ,  김종대 ,  김상기 ,  구진근 ,  이대우 ,  노태문 ,  양일석

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/41766 ,  H01L29/41775 ,  H01L29/7802

Abstract: PURPOSE: A method for fabricating a power semiconductor device with a structure of a trench gate is provided to improve integration of cells by reducing the depth of a source region and a body contact region while using a small number of mask layers. CONSTITUTION: A low density epitaxial layer(202) of the first conductivity type and a body region(204) of the second conductivity type are sequentially formed on a semiconductor substrate(200) of the first conductivity type. The first trench is formed by using an oxide layer pattern(206) on the body region as an etch mask. A high density body contact region of the second conductivity type is formed. The first spacer layer(212) covering the inner wall of the first trench and the sidewall of the oxide layer pattern is formed. The second trench(214) is formed. A high density source region of the first conductivity type is formed. The second spacer layer(216) covering the inner wall of the second trench and the sidewall of the first spacer layer is formed. The third trench is formed. A gate insulation layer is formed in the third trench. A gate conductive layer pattern is formed in the gate insulation layer. An oxide layer is formed on the gate conductive layer pattern. The first and second spacer layers are removed. The first metal electrode layer electrically contacts the source region and the body contact region. The second metal electrode layer electrically contacts the gate conductive layer pattern. The third metal electrode layer electrically contacts the semiconductor substrate.

Abstract translation: 目的：提供一种制造具有沟槽栅极结构的功率半导体器件的方法，以通过在使用少量掩模层的同时减小源极区域和身体接触区域的深度来改善单元的集成。 构成：第一导电类型的低密度外延层（202）和第二导电类型的体区（204）依次形成在第一导电类型的半导体衬底（200）上。 通过在身体区域上使用氧化物层图案（206）作为蚀刻掩模形成第一沟槽。 形成第二导电类型的高密度体接触区域。 形成覆盖第一沟槽的内壁和氧化物层图案的侧壁的第一间隔层（212）。 形成第二沟槽（214）。 形成第一导电类型的高密度源区。 形成覆盖第二沟槽的内壁和第一间隔层的侧壁的第二间隔层（216）。 形成第三沟槽。 在第三沟槽中形成栅极绝缘层。 在栅极绝缘层中形成栅极导电层图案。 在栅极导电层图案上形成氧化物层。 去除第一和第二间隔层。 第一金属电极层与源区和身体接触区电接触。 第二金属电极层与栅极导电层图案电接触。 第三金属电极层与半导体衬底电接触。

公开(公告)号：KR100336502B1

公开(公告)日：2002-05-15

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: 본발명은스마트전력집적회로(Smart Power IC)용 BCD(Bipolar - CMOS - DMOS) 소자의제조방법을제공하는데그 목적이있다. 본발명에따르면, 이온주입및 확산공정을수행하여실리콘기판상에고전류트렌치게이트 DMOS(Double diffused MOS) 소자의드레인영역형성, 제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터영역형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의누설전류를감소시킬목적으로매몰층(2)을형성시키는제 1 단계; 상기제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터직렬저항을감소하기위한매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및제너다이오드의매몰층, 하층소자간의전기적격리를위한하층아이솔레이션을형성시키는제 2 단계; 에피층(4)을성장시킨후, 상기제 2 바이폴라트랜지스터의컬렉터및 상기트렌치게이트 DMOS의드레인역할을수행하는싱크접합(5), 상층소자의전기적격리를위한상층아이솔레이션(6), 상기제 1 LDMOS의제 1 웰(7), CMOS의제 2 웰(8) 및상기제 1 LDMOS 드리프트층(9)을형성하는제 3 단계; 상기싱크접합(5), 상기상하층의아이솔레이션, 상기제 1 및제 2 웰을확산공정을수행한후, 상기제 1 및제 2 바이폴라트렌지스터의베이스를형성하는제 4 단계; 상기트렌치게이트 DMOS의채널역할을하는바디를형성하는제 5 단계; 상기트렌치게이트 DMOS의트렌치를형성하는제 6 단계; 상기트렌치게이트 DMOS의게이트산화막및 다결정실리콘전극을형성하는제 7 단계; 활성영역정의및 필드산화막을선택적으로성장시키는제 8 단계; 상기 CMOS, 제 1 및제 2 LDMOS, LIGBT의다결정실리콘게이트(16)와상기제 1 바이폴라트랜지스터의에미터(18), 제너다이오드의캐소우드영역(19)을형성하는제 9 단계; 상기 CMOS, 제 1 및제 2 LDMOS, 트렌치게이트 DMOS 및 LIGBT 소자의소스-드레인영역(20)을정의하는제 10 단계; 및상기각각의소자의금속배선을형성하는제 11 단계를포함하여이루어진것을특징으로하는스마트전력집적회로의제조방법이제공된다.

公开(公告)号：KR100289056B1

公开(公告)日：2001-10-24

申请号：KR1019970070318

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: PURPOSE: A fabrication method of a power device is provided to increase a reliability of a power device by preventing a breakage of an insulating layer due to a high electric field at a gate extended region. CONSTITUTION: A p-channel LDMOS(Lateral Double Diffused MOS) having a silicon gate pattern(15) is formed by depositing a gate low temperature insulating layer(12) on a first gate oxide layer(11). After forming a first gate oxide layer(11a) and the gate low temperature insulating layer(12) on the gate extended region, the first gate oxide layer(11a) and the gate low temperature insulating layer(12) is etched slightly by a wet etching process using a photoresist mask. After growing a second gate oxide layer(13), an n-channel LDMOS having a polysilicon gate pattern(15) is formed, thereby reducing a surface step coverage by etching a portion of the field oxide layer of the n-channel and the p-channel LDMOS devices during the wet etching process of the gate low temperature insulating layer.

公开(公告)号：KR100305594B1

公开(公告)日：2001-10-19

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: 본 발명은 스마트 전력집적회로의 제조 방법에 관한 것으로서, 특히 SOI 기판과 유전체 분리기술을 이용하여 디지털 및 아날로그 회로에 파워 소자까지 한 칩에 구현할 수 있는 스마트 전력집적회로용 BCD(Bipoar-CMOS-DMOS) 소자의 제조 방법을 제시하고자 한다.
본 발명의 특징은 첫째, SOI 기판에 매몰층을 형성하고 에피층을 키우므로써 SOI기판상에 디지털 회로용 CMOS 소자 및 고내압용 LDMOS(Lateral Double Diffused MOS) 뿐만 아니라 매몰층을 필요로 하는 고내압 고주파용 아날로그 바이폴라 소자들과 대전류용 VDMOS(Vertical Double Diffused MOS) 소자를 집적화 할 수 있다. 둘째, 본 발명은 이중 매몰층 형성에 의한 고속 PSA(Polysilicon Self-Alined) 소자와 pnp 바이폴라 소자, 그리고 20V급 이상의 고내압 바이폴라 소자의 공정 과정(P-well을 베이스로 이용)을 포함한다. 셋째, 바깥확산이 용이한 인 매몰층이 바이폴라 컬렉터 전극과 VDMOS 소자의 드레인 전극의 저항을 감소시키기 위해 사용되고, 넷째, 상기 과정에서 VDMOS 소자의 on-저항 특성 향상과 바이폴라 소자의 컬렉터 직렬저항 감소, 소자의 집적도 향상을 위한 이중 트랜치 공정이 사용된다. 다섯째, 붕소 매몰층 및 p 형 드리프트 영역을 이용하여 핀치 저항을 형성한다.

公开(公告)号：KR1020010055491A

公开(公告)日：2001-07-04

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: PURPOSE: A method for fabricating a smart power IC having a trench gate MOS power device is provided to permit a high power driving and to improve device performance and reliability. CONSTITUTION: In the method, an analog bipolar device, a digital CMOS device, a lateral double diffused MOS device(LD-MOS), a lateral insulated gate bipolar transistor(LIGBT), the trench gate double diffused MOS device(TDMOS), and a zener diode are formed altogether in a single chip. First an n+ buried layer(2) is formed in a p-type silicon substrate(1), and then a p+ buried layer(3) and a lower p+ isolation are formed. Next, after growth of an n- epitaxial layer(4), an n+ sink junction(5), an upper p+ isolation(6), an n-well(7), a p-well and a p- collector(8) and a p- drift region(9) are formed. Next, the sink junction(5), the isolations, and the wells(7,8) are diffused, and then a base(10,11) is formed. Next, a p- body region(12) for channel, a trench, a gate oxide layer(13), and a polysilicon gate(14) are formed in sequence for the TDMOS. Next, an active area is defined and a field oxide is selectively grown. Next, the second polysilicon gate(16), an emitter(18,19), and an n+ cathode(19) are formed, and then a source and drain(20,21), an extrinsic base(20,21), and a metal electrode(23) are formed.

Abstract translation: 目的：提供一种制造具有沟槽栅极MOS功率器件的智能功率IC的方法，以允许高功率驱动并提高器件性能和可靠性。 方案：在该方法中，模拟双极器件，数字CMOS器件，横向双扩散MOS器件（LD-MOS），横向绝缘栅双极晶体管（LIGBT），沟槽栅极双扩散MOS器件（TDMOS）以及 齐纳二极管一起形成在单个芯片中。 首先，在p型硅衬底（1）中形成n +掩埋层（2），然后形成p +掩埋层（3）和较低的p +隔离层。 接下来，在n-外延层（4）生长之后，n +阱结（5），上p +隔离（6），n-阱（7），p阱和p-集电极（8） 和p-漂移区（9）。 接下来，宿接头（5），隔离物和孔（7,8）被扩散，然后形成基座（10,11）。 接下来，依次形成用于沟道，沟槽，栅极氧化物层（13）和多晶硅栅极（14）的p-体区域（12），用于TDMOS。 接下来，定义有源区域并选择性地生长场氧化物。 接下来，形成第二多晶硅栅极（16），发射极（18,19）和n +阴极（19），然后形成源极和漏极（20,21），外部基极（20,21）和 形成金属电极（23）。

公开(公告)号：KR1020000027485A

公开(公告)日：2000-05-15

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: PURPOSE: A method is provided to improve a performance of a DC/DC converter IC and obtain an A/D integrated circuit having high frequency/high current characteristics by integrating a high frequency IC and a power circuit. CONSTITUTION: Plural n+ buried layers(110) and plural p+ buried layers(113) are formed onan SOI substrate(100). a n-epitaxial layer(116) is formed on the SOI substrate(100) including the buried layers(110, 113). Plural p wells(122), plural n wells(125), and plural first p drift(128) are formed on the n- epitaxial layer(116). Plural isolation regions(131, 134) are formed on the SOI substrate(100) having the n- epitaxial layer(116). Plural n+ sink regions(146) and a first p active base region(149) are formed on the n- expitaxial layer, and a second p drift region(155) are formed on the n well(125).

Abstract translation: 目的：提供一种通过集成高频IC和电源电路来提高DC / DC转换器IC的性能并获得具有高频/高电流特性的A / D集成电路的方法。 构成：在SOI衬底（100）上形成多个n +掩埋层（110）和多个p +掩埋层（113）。 在包括埋层（110,113）的SOI衬底（100）上形成n外延层（116）。 在n外延层（116）上形成多个p阱（122），多个n阱（125）和多个第一p漂移（128）。 在具有n-外延层（116）的SOI衬底（100）上形成多个隔离区（131,134）。 多个n +接收区（146）和第一p活性基区（149）形成在n-外延层上，并且在n阱（125）上形成第二p漂移区（155）。

公开(公告)号：KR100250488B1

公开(公告)日：2000-04-01

申请号：KR1019970072769

申请日：1997-12-23

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구용서 ,  이대우 ,  구진근 ,  남기수

IPC: H01L21/33

Abstract: PURPOSE: A method for manufacturing a Bi-LDMOSFET(Bipolar Lateral Double diffused Metal-Oxide-Semiconductor Field Effect Transistor) is provided to embody an intelligent device of high resisting pressure/high speed/lower power/high reliability/low degradation with a characteristic of a high resisting pressure in a sub-micron level. CONSTITUTION: An epitaxial layer(2) is formed on a silicon wafer(1). A structure of SOI and a p-well(3) are formed. A trench isolation process is performed on the substrate(1) of the SOI structure. An open type drain(5) is formed thereon. A gate oxide layer is grown on a whole structure. An ion implanting process is performed by using a mask. An active base region on a bipolar forming region is formed and a gate electrode and an emitter electrode are formed. A side oxide layer(15) is formed to isolate a source-drain and an emitter-base. The nitride layer is deposited to embody a minimized inactive base region. A dry-etching process and a selective isolation process for a thermal oxide layer(16) are performed to form an inactive base region. An inactive base region is formed by etching the remaining side nitride layer of the emitter. A collector region and a source region are formed by using an ion implanting process. A polysilicon(20) is deposited. A dry-etching process for the polysilicon(20) is performed except the polysilicon(20) of the base region. An oxide layer(21) is deposited on the whole structure. The source/gate/drain/emitter/base/collector regions are exposed by performing the etching process using a mask. A metal contact is formed thereon.

Abstract translation: 目的：提供一种用于制造Bi-LDMOSFET（双极侧向双扩散金属氧化物半导体场效应晶体管）的方法，以实现具有高耐压/高速/低功率/高可靠性/低退化的智能装置，具有特征 在亚微米级别具有高抗压力。 构成：在硅晶片（1）上形成外延层（2）。 形成SOI和p阱（3）的结构。 在SOI结构的衬底（1）上进行沟槽隔离处理。 在其上形成开放型漏极（5）。 栅氧化层在整个结构上生长。 通过使用掩模进行离子注入处理。 形成双极形成区域上的有源基区，形成栅电极和发射极。 形成侧面氧化物层（15）以隔离源极 - 漏极和发射极 - 基极。 沉积氮化物层以体现最小化的非活性碱性区域。 执行用于热氧化物层（16）的干法蚀刻工艺和选择性分离工艺以形成无活性碱性区域。 通过蚀刻发射体的剩余侧氮化物层形成非活性基区。 通过使用离子注入工艺形成集电极区域和源极区域。 沉积多晶硅（20）。 除了基极区域的多晶硅（20）之外，还执行多晶硅（20）的干蚀刻工艺。 氧化物层（21）沉积在整个结构上。 通过使用掩模执行蚀刻工艺来暴露源极/栅极/漏极/发射极/基极/集电极区域。 在其上形成金属接触。

公开(公告)号：KR100148034B1

公开(公告)日：1998-11-02

申请号：KR1019940030616

申请日：1994-11-21

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  김광수 ,  강진영

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 반도체 제조 공정에 있어서 초곡집적회로(ULSI)에 사용되는 MOSFET의 게이트 절연막을 형성하는 방법에 관한 것으로서, 특징 종래의 방법에 비해 낮은 온도와 짧은 시간에 게이트 절연막을 형성시켜 짧은-채널 효과(short-channel effect)를 줄이고, 성장된 절연막과 기판의 계면에 소정의 불순물을 주입시켜 절연막의 신뢰성을 개선시킬 수 있는 게이트 절연막 형성방법에 관한 것이다.
본 발명은 2기압 내지 100기압의 산소 분위기에서 열전기로 또는 급속 열처리장치를 이용하여 산화막을 성장시키고 성장된 산화막을 1기압 또는 2기압 내지 100기압의 N
2 O 분위기에서 열처리 공정을 수행함으로써, 게이트 절연막의 신뢰성을 최대로 확보하면서 공정온도를 낮추고 고정시간을 단축시키는 것이다.
또한, 게이트 절연막과 기판과 계면에 질소를 효과적으로 주입하려 p
+ 다결정실리콘에 의한 게이트 형성시 불순물인 붕소가 채널영역으로 주입되는 것을 억제시킨다.

公开(公告)号：KR100155301B1

公开(公告)日：1998-10-15

申请号：KR1019940031323

申请日：1994-11-26

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  김광수 ,  강진영

IPC: H01L29/78

Abstract: 본 발명은 게이트 n
- (혹은 p
- )소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 신뢰성 특성이 개선될 뿐만아니라 게이트 전극 가장자리의 산화막 두께를 공정상에서 조절함으로써 게이트와 n
- (혹은 p
- ) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 달리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.

公开(公告)号：KR1019960019775A

公开(公告)日：1996-06-17

申请号：KR1019940031323

申请日：1994-11-26

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  김광수 ,  강진영

IPC: H01L29/78

Abstract: 본 발명은 게이트와 n
- (혹은 p
- ) 소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 두께를 공정상에서 조절함으로써 게이트와 n
- (혹은 p
- ) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 다리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩 캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.