公开(公告)号：KR100274153B1

公开(公告)日：2000-12-15

申请号：KR1019970071617

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  윤형섭 ,  이진희 ,  박철순 ,  편광의

IPC: H01L21/328

Abstract: PURPOSE: A manufacturing method of microscopic T-type gate with supporter is provided to make a T-type gate metal easily for improving a transistor characteristic. CONSTITUTION: The first metal layer(3) is vaporized and patterned on a substrate(1) with a channel layer. An ohmic layer(2) is evaporated and patterned as a T-type for building a T-type gate. After being doped and etched a PMMA(Poly-Methyl MethAcrylate) resist and an MMA-MMA(Methyl MethAcrylate-Methyl MethAcrylate) resist respectively, the leg and the head of a T-type gate is formed, and a T-type gate pattern is built. The part of exposed substrate(1) is recessed, and an insulating layer(6) is attached on the sidewall of the resist layers and flattened layer with the same thickness of the resist layers using plasma CVD(Chemical Vapor Deposition) method. Using dry etching method, the insulating layer(6) is etched selectively for building a supporter. After recessing the exposed substrate(1), a gate metal is doped and the resist layers are removed by soaking in acetone or in solvent. Then, the T-type gate metal(7) is produced.

Abstract translation: 目的：提供具有支撑体的微观T型栅极的制造方法，以便容易地制造T型栅极金属以改善晶体管特性。 构成：第一金属层（3）被蒸发并在具有通道层的基板（1）上图案化。 欧姆层（2）被蒸发并图案化为用于构建T型浇口的T型。 在分别掺杂并蚀刻了PMMA（聚甲基丙烯酸甲酯）抗蚀剂和MMA-MMA（甲基丙烯酸甲酯 - 甲基丙烯酸甲酯）抗蚀剂后，形成T型栅极的支脚和头部，并且形成T型栅极图案 建成 暴露的基板（1）的一部分凹陷，并且使用等离子体CVD（化学气相沉积）方法，在抗蚀剂层的侧壁和具有相同厚度的抗蚀剂层的平坦层上附着绝缘层（6）。 使用干蚀刻方法，绝缘层（6）被选择性地蚀刻以构建支撑体。 在暴露的衬底（1）凹陷之后，掺杂栅极金属，并通过浸入丙酮或溶剂中去除抗蚀剂层。 然后，制造T型栅极金属（7）。

公开(公告)号：KR100270324B1

公开(公告)日：2000-12-01

申请号：KR1019980036191

申请日：1998-09-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순

IPC: H01L21/76

Abstract: 본 발명은 미세 트렌치를 이용한 반도체 소자 제조 방법에 관한 것으로, 반도체층 상에 표면 보호막을 형성하고, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생패턴을 상기 표면 보호막 상에 형성하고, 플라즈마를 발생시켜 상기 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체 기판으로 재 충돌되어 일어나는 스퍼터링으로 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체 기판 내에 홈을 형성한 후, 상기 표면 보호막과 상기 반도체 기판의 식각선택비를 고려한 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치를 형성한다. 이와 같은 트렌치 형성 방법을 이용하여 'T'형 게이트 전극의 다리부 및 소자분리막을 형성함으로써 소자의 집적도를 향상시킬 수 있고, 상기 표면 보호막의 두께로써 'T'형 게이트 전극의 다리부의 높이를 조절할 수 있다. 또한, 게이트 리세스(gate recess) 공정을 위하여 건식식각을 실시할 경우 상기 표면 보호막이 수평방향의 식각을 감소시켜 게이트와 소스, 드레인 사이의 저항의 증가를 방지할 수 있고, 저손상 건식식각을 실시할 경우는 표면 보호막이 표면의 오염 및 손상을 방지하여 계면 특성 저하를 방지함으로써 기판내의 문턱전압과 포화 전류의 균일도를 향상시킬 수 있다.

公开(公告)号：KR1020000038204A

公开(公告)日：2000-07-05

申请号：KR1019980053108

申请日：1998-12-04

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순

IPC: H01L29/80

Abstract: PURPOSE: A method for fabricating a compound semiconductor device is provided to produce a high reliance semiconductor device by enhancing an insulation feature between a gate electrode and a source/drain electrode. CONSTITUTION: A dual etch stop layer(18,19) for a selective gate recess and an ohmic contact layer(20) are sequentially formed on a compound semiconductor epitaxial substrate(12) having a plurality of epitaxial layers. A photoresist pattern having T shape is formed on the structure. Then, a T shaped gate recess pattern is formed by etching the ohmic contact layer(20) and the dual etch stop layer(18,19). After depositing a gate metal, a two stepped gate electrode(20b) having a T shape is formed on the structure. Then, a T shaped gate electrode is formed by using the two stepped gate electrode(20b).

Abstract translation: 目的：提供一种用于制造化合物半导体器件的方法，以通过增强栅电极和源/漏电极之间的绝缘特征来产生高依赖性半导体器件。 构成：在具有多个外延层的化合物半导体外延衬底（12）上依次形成用于选择性栅极凹槽和欧姆接触层（20）的双蚀刻停止层（18,19）。 在该结构上形成具有T形的光致抗蚀剂图案。 然后，通过蚀刻欧姆接触层（20）和双蚀刻停止层（18,19）形成T形门凹槽图案。 在沉积栅极金属之后，在该结构上形成具有T形的两阶梯式栅电极（20b）。 然后，通过使用两个阶梯式栅电极（20b）形成T形栅电极。

公开(公告)号：KR100261461B1

公开(公告)日：2000-07-01

申请号：KR1019970071083

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/80

Abstract: PURPOSE: A method for manufacturing a compound semiconductor device is provided to improve the high frequency characteristic of the compound semiconductor device by forming an asymmetric recess structure. CONSTITUTION: An epitaxial substrate is formed by sequentially stacking a buffer layer(13), a channel layer(14), a spacer layer(15), a doping layer(16), a short key layer(17), a low density doping layer(18), the first etch stop layer(19), the first ohmic layer(20), the second etch stop layer and the second ohmic layer(22) on a semi-insulating substrate(12). After forming a photoresist pattern for forming an ohmic electrode, an ohmic metal layer is formed and an ohmic electrode of a source/drain is formed by performing a heat-treating process. Then, the first and second stepped gate recess structures are sequentially formed by using a gate recess method. The low density doping layer(18) is selectively etched to form the third asymmetric gate structure. Then, a Ti/Pt/Au gate metal electrode(31) is deposited on the structure. After that, a photoresist pattern is removed by using a lift off method so as to form a field effect type compound semiconductor device.

Abstract translation: 目的：提供一种制造化合物半导体器件的方法，通过形成不对称的凹陷结构来改善化合物半导体器件的高频特性。 构成：通过顺序堆叠缓冲层（13），沟道层（14），间隔层（15），掺杂层（16），短键层（17），低密度掺杂 第一蚀刻停止层（19），第一欧姆层（20），第二蚀刻停止层和第二欧姆层（22）在半绝缘基板（12）上。 在形成用于形成欧姆电极的光致抗蚀剂图案之后，形成欧姆金属层，并通过进行热处理工艺形成源极/漏极的欧姆电极。 然后，通过使用栅极凹陷方法依次形成第一和第二阶梯式栅极凹部结构。 选择性地蚀刻低密度掺杂层（18）以形成第三非对称栅极结构。 然后，在该结构上沉积Ti / Pt / Au栅极金属电极（31）。 之后，通过使用剥离法去除光致抗蚀剂图案，以形成场效应型化合物半导体器件。

公开(公告)号：KR100251993B1

公开(公告)日：2000-04-15

申请号：KR1019970059227

申请日：1997-11-11

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  편광의 ,  박철순

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a T-shaped gate conductive pattern by using a double-layered resist is provided to prevent the damage of a gate head caused by a backward scattering of exposure light and to obtain a minute gate foot. CONSTITUTION: In the method, the first and second resist used the double-layered resist are coated on a substrate. The second resist has a higher sensitivity to exposure light than the first resist has. Next, an exposure process using an exposure mask(400) and development process are performed in sequence to form a T-shaped opening in the double-layered resist. In particular, the exposure mask(400) has a gate foot pattern(401), a gate head pattern(402) and a dummy pattern(403) formed near an edge of the gate head pattern(402). The dummy pattern(403) only counterbalances the amount of an electron beam around the gate head without transferring any pattern. Thereafter, a conductive layer is formed over the double-layered resist having T-shaped opening. Next, by removing the double-layered resist, the T-shaped gate conductive pattern is obtained.

Abstract translation: 目的：提供通过使用双层抗蚀剂形成T形栅极导电图案的方法，以防止由于曝光光的反向散射而导致的栅极头的损坏并获得分钟栅极脚。 构成：在该方法中，将使用双层抗蚀剂的第一和第二抗蚀剂涂覆在基材上。 第二抗蚀剂比第一抗蚀剂具有比曝光光更高的灵敏度。 接下来，依次进行使用曝光掩模（400）和显影处理的曝光处理，以在双层抗蚀剂中形成T形开口。 特别地，曝光掩模（400）具有形成在栅极头图案（402）的边缘附近的栅极脚图案（401），栅极图案（402）和虚设图案（403）。 伪图案（403）仅在不转移任何图案的情况下均衡电子束在栅极头周围的量。 此后，在具有T形开口的双层抗蚀剂上形成导电层。 接下来，通过去除双层抗蚀剂，获得T形栅极导电图案。

公开(公告)号：KR100249793B1

公开(公告)日：2000-03-15

申请号：KR1019970070306

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/304

Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 비아-홀(via-hole)용 웨이퍼 연마 시료 제작 방법을 제공하는 것을 목적으로 한다. 본 발명은, 뒷면 연마 시 유리 기판 위에 사파이어 웨이퍼를 저온 왁스를 사용하여 붙이고 그 위에 고온 왁스를 사용하여 공정이 완료된 웨이퍼를 붙인다. 50미크론 에서 100미크론까지 연마를 한 후 저온에서 유리 기판을 떼어내고 뒷면 비아-홀 리소그라피 공정을 진행한다. 리소그라피가 완료된 후 비아-홀을 식각하고 뒷면을 전기도금 방법으로 도금을 하여 비아-홀 공정을 완료하고 고온에서 웨이퍼를 사파이어 투명지지대로부터 떼어낸 후 세정한다. 따라서, 사파이어 투명명 지지대를 이용하여 식각마스크용 마스크 정렬과 건식식각 웨이퍼 받침대로 사용할 수 있도록 하고, 시료의 보호를 위하여 고온 및 저온 왁스를 사용하므로서 사용 후 떼어내기가 편리하도록 제작하는 방법에 의해 비아홀 식각 공정시 기판 온도에 따라 급격하게 변하는 식각율을 안정 시킬 수 있도록 한 것이다. 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있는 방법이다.

公开(公告)号：KR1019990084769A

公开(公告)日：1999-12-06

申请号：KR1019980016753

申请日：1998-05-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  맹성재 ,  박철순 ,  편광의

IPC: H01L29/12

Abstract: 본 발명은 게이트의 길이와 수직방향의 높이를 조절할 수 있고, 게이트 누설 전류를 줄일 수 있는 미세 선폭의 T자형 게이트 전극을 제어성 좋게 한 반도체 소자의 미세 T자형 게이트 전극 제작방법에 관한 것이다. 이 방법을 살펴보면, 기판(1)위에 활성층(2)과 캡층(3)을 성장한 후 오믹 금속층(4)을 형성하고, 표면 보호 및 게이트 다리의 높이 조절용 절연막(5)을 증착한다. 그 후 게이트 다리 및 머리용 레지스트(6, 7)를 도포하고 열처리 한다. 게이트 패턴부(8)를 형성하고, 게이트 길이 조절용 절연막(9)을 증착한다. 절연막의 비등방성 식각 공정으로 측면부(10a)를 남기고 바닥부는 제거한다. 다단계 게이트 리세스 공정으로 등방성 식각부(11a), 선택 식각부(11b), 저속 식각부(11c)를 형성한다. 그리고나서, 게이트 금속막(12)의 증착 및 리프트 오프 공정에 의한 T자형 게이트 금속을 완성한다. 이에 따라서, 전자빔 리소그래피를 절연막과 리세스 식각 방법과 결합하여 T자형 게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 높이 및 머리부의 크기를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고, 동시에 머리부와 게이트 접촉면과의 분리거리를 크게 하여 게이트 기생성분을 줄일 수 있게 하며, 다단계 식각 방법으로 게이트 누설 전류를 억제하여 소자의 특성을 향상 시킬 수 있도록 한 것이다. 각 소자의 게이트 금속의 다리 높이는 초기의 절연막과 레지스트의 두께로 조정하고, 전자빔의 노광 에너지와 절연막의 두께로 길이를 조정하며, 머리부는 패턴 설계로 자유롭게 조절할 수 있도록 하므로써 기존의 공정 보다 재현성 있는 T자형 게이트 금속을 얻을 수 있도록 한 것이다. 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.

公开(公告)号：KR100155303B1

公开(公告)日：1999-02-18

申请号：KR1019940035478

申请日：1994-12-21

Applicant: 한국전자통신연구원

Inventor： 오용호 ,  박병선 ,  이각현 ,  유형준

IPC: H01L21/027

Abstract: 본 발명에 따른 T-게이트 형성용 마스크는 불투명과 투명부위만으로 이루어진 종래의 마스크와는 달리, 선택적으로 투과율이 조절된 패턴부위가 배치하고 있으며, 투명한 패턴부위와 투과율이 조절된 패턴부위와의 빛의 위상을 조절하기 위한 위상변환층(phase shift layer)을 갖는다.
또, 본 발명의 마스크는 T-게이트의 다리부위의 패턴형성을 위한 마스크 패턴은 투명한 패턴을 형성하고 투명패턴에 인접하여 T-게이트의 머리부위를 형성하기 위한 반투명한 패턴이 배치된 구조를 갖는다.

公开(公告)号：KR100164082B1

公开(公告)日：1998-12-01

申请号：KR1019950040300

申请日：1995-11-08

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박병선 ,  이진희 ,  윤형섭 ,  박철순

IPC: H01L29/772

Abstract: 본 발명은 도금을 이용하여 저저항금속을 중첩시키는 MESFET 게이트 금속 중첩방법에 관한 것이다.
본 발명은 MESFET에 게이트 금속이 드러나도록 절연박막으로 평탄화시키는 제1공정; 기저금속을 증착하는 제2공정; 포토레지스트로 게이트 영역을 정의하는 제3공정; 기저금속을 식각하고 포토레지스트를 열처리하고 도금하기 위한 영역을 분리하는 제4공정; 저저항금속을 도금하는 제 5공정; 포토레지스트를 제거하는 제6공정; 기저금속을 제거하는 제7공정을 포함한다.
E-beam을 이용하지 않고 T-형의 게이트와 배선금속을 형성하기 때문에 생산성을 향상시킬 수 있으며, 도금에 의해 배선금속이 만들어지기 때문에 리프트-오프에 의한 배선공정에 비해 생산원가를 줄일 수 있는 동시에 게이트의 형상이 대칭으로 형성되는 효과가 있다.

公开(公告)号：KR100163746B1

公开(公告)日：1998-12-01

申请号：KR1019950051465

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/338 ,  H01L29/80

Abstract: 본 발명은 화합물 반도체 소자의 오믹전극 형성방법에 관한 것으로서, 화합물 반도체의 기판 상에 채널층을 결정 성장하고 이채널층 상부의 소정 부분에 감광막을 형성하는 공정과, 상기 채널층과 감광막의 상부에 금속 초격자층과 오믹 접촉전극 구조를 이루는 오믹 금속층을 형성하는 공정과, 상기 감광막을 제거함과 동시에 상부에 형성된 오믹 금속층도 제거하고 상기 채널층의 노출된 부분과 오믹 금속층의 상부에 보호층을 형성한 후 상기 오믹 금속층을 저온과 고온에서 연속적으로 2단계 급속 열처리하는 공정과, 상기 보호층을 제거하고 상기 채널층과 오믹 금속층의 상부에 PMMA의 제1 감광막과 P(MMA-MAA)의 제2 감광막을 형성한 후 상기 제1 및 제2 감광막을 노광 및 현상하여 상기 채널층을 노출시키는 T자 형의 개구를 형성하는 공정과, 상기 개구 를 통해 상기 채널층의 노출된 부분과 상기 제1 및 제2 감광막의 상부에 게이트 금속전극을 형성하는 공정과, 상기 제1 및 제2 감광막을 리프트-오프 방법에 의해 제거함과 동시에 상부의 게이트 금속전극을 제거하는 공정을 구비한다. 따라서, 오믹 금속 전극을 열처리시 오믹 금속의 표면이 부풀어지는 것을 방지하므로 오믹 전극의 접촉 저항을 향상시킬 수 있으며, 또한, 오믹 금속 표면을 평탄하게 하여 서브미크론급의 미세한 게이트 패턴을 용이하게 형성할 수 있다.