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公开(公告)号：KR1019960015586B1
公开(公告)日：1996-11-18
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: judging(27) whether the clock inputted to a multiprocessor interrupt requester(3) is a rising edge, and continuing to judge until the clock become a rising edge; judging(28) whether a transfer failure interrupt(TFINT) is not asserted and is in the state of CHECK, and in the state of transfer error and finite retry and retry out, and the transfer failure interrupt asserting is enabled if the clock is in rising edge; informing(29) a processor(1) of the transfer failure through a processor interface circuit(2); judging(30) whether TFINT signal is "1", and TMR(6) and CSR(7) is read; and cancelling by making TFINT signal "0" and returning to the step of (27) if the condition of judgement(30) is satisfied, and returning to the step of (27) if the condition of judgement(30) is not satisfied.
Abstract translation: 判断（27）输入到多处理器中断请求者（3）的时钟是否是上升沿，并且继续判断直到时钟变为上升沿; 判断（28）转移失败中断（TFINT）是否未被断言并处于CHECK状态，并处于传输错误和有限重试状态，并重试，如果时钟为 上升边缘 通过处理器接口电路（2）通知（29）所述传送失败的处理器（1）; 判断（30）TFINT信号是否为“1”，读取TMR（6）和CSR（7） 如果满足判断条件（30），则通过使TFINT信号“0”取消并返回步骤（27），并且如果不满足判断条件（30），则返回步骤（27）。
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32.发明授权
公开(公告)号：KR1019960015585B1
公开(公告)日：1996-11-18
申请号：KR1019940007775
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: a timing pulse generator module(12) for generating and supplying each control signal by receiving system clock; a bus interface module(7) for transmitting data of a system bus(5) to a trace memory module(8), a function controller module(9) and a responder module(11); the trace memory module(8) for storing data transmitted from the bus interface module(7) at every cycle and time-order information transmitted from the function controller module(9) at every cycle; a function controller module(9) for supplying the performance information of the system bus; a CPU module(10) for supplying the performance information of the system bus to the user; and a responder module(11) for controlling the register of the function controller module(9) according to the request of the requesters(1,3,4) and enabling the bus interface module(7) to drive useful data to the system bus.
Abstract translation: 定时脉冲发生器模块（12），用于通过接收系统时钟产生和提供每个控制信号; 用于将系统总线（5）的数据发送到跟踪存储器模块（8）的总线接口模块（7），功能控制器模块（9）和响应器模块（11）; 跟踪存储器模块（8），用于存储从每个周期从总线接口模块（7）发送的数据;以及每个周期从功能控制器模块（9）发送的时间顺序信息; 功能控制器模块（9），用于提供系统总线的性能信息; CPU模块（10），用于将系统总线的性能信息提供给用户; 以及响应器模块（11），用于根据请求者（1,3,4）的请求来控制功能控制器模块（9）的寄存器，并使得总线接口模块（7）能够将有用的数据驱动到系统总线 。
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公开(公告)号：KR1019960009469B1
公开(公告)日：1996-07-19
申请号：KR1019930029082
申请日：1993-12-22
Applicant: 한국전자통신연구원
IPC: H04L12/40
CPC classification number: F25B2400/02
Abstract: The transmission controller includes a second decoder(20) for converting a processor control signal into a control signal of VME64 bus side, a transmission time point controller(18) and first decoder(19) for performing time difference driving, a third decoder(21) for generating a buffer driving signal to selectively latch-enable buffers(8,9,10), and a transmission completion delay(22) for driving a transmission completion signal when a predetermined period of time passes after transmission data is latched by the buffers(8,9,10), to allow the processor of a system controller(5) to receive stable data transmitted from a communication controller(7).
Abstract translation: 传输控制器包括用于将处理器控制信号转换成VME64总线侧的控制信号的第二解码器（20），用于执行时差驱动的传输时间点控制器（18）和第一解码器（19），第三解码器 ），用于产生用于选择性地锁存使能缓冲器（8,9,10）的缓冲器驱动信号和用于当在由缓冲器锁存发送数据之后经过预定时间段时驱动发送完成信号的发送完成延迟（22） （8,9,10），以允许系统控制器（5）的处理器接收从通信控制器（7）发送的稳定数据。
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公开(公告)号：KR1019960018979A
公开(公告)日：1996-06-17
申请号：KR1019940029932
申请日：1994-11-15
Applicant: 한국전자통신연구원
IPC: G06T1/00
Abstract: 본 발명은 시스템 타이머를 이용하여 하이퍼미디어 시스템에서 노드나 객체가 표현될 시간을 효율적으로 제어하여 정보를 원하는 순서와 임의로 설정한 시간 값에 따라 자동적으로 표현되도록 한 하이퍼미디어 시스템에서의 자동표현 제어회로 및 그 방법에 관한 것이다. 특징적인 구성으로는 사용자가 표시할 정보의 종류와 순서 및 동작 시간등 자동표현에 관한 정보를 편집 입력하기 위한 키입력수단과, 자동표현 동작의 편집과 실행을 담당하는 자동표현수단과, 편집된 자동표현 정보를 저장 및 관리하는 기억수단과, 자동표현 동작의 결과에 관한 경보를 표시하기 위한 출력수단으로 구성함에 있으며, 사용자로부터 자동표현 시작 지시가 있으면 기억수단으로부터 자동표현 정보를 읽어 와 표기할 목표 정보가 있는지를 검사하는 제1단계와, 상기 제1단계에서 목표정보가 유효하지 않으면 오류 메시지를 표시하고 자동표현 재 초기화를 수행한 후 자동표현 실행을 중단하고 목표 정보가 유효한 경우에는 자동표현 실행에 필요한 초기화 작업(순서플래그=참, 순서상태=자동표현시작, 시간카운트=1)을 수행한 후 설정된 간카운트를 이용하여 시스템타이머에 시간 설정을 요청하는 제2단계와, 상기 제2단계에서 시스템타이머에 시간 설정을 요청하는 제2단계와, 상기 제2단계에서 시스템타이머로부터 설정 시간이 발생되기를 기다려 설정 시간을 인식하면 순서플래그를 체크하여 현재 자동표현이 진행중인지의 여부를 검사하는 제3단계와, 상기 제3단계의 검사 결과 자동표현이 진행되고 있지 않으면 자동표현 재 초기화를 수행한 후 종료하며 자동표현중인 경우는 다시 순서플래그를 체크하여 자동표현 상태표시자에 따라 필요한 작업을 처리하는 제4단계로 이루어짐에 있다.
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Patent Agency Ranking
公开(公告)号：KR1019950015032A
公开(公告)日：1995-06-16
申请号：KR1019930024330
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F1/06
Abstract: 본 발명은 프로그램이 가능한 타이머에서 주기적인 타임아웃 인터럽트를 위한 플럭계수방법에 관한것으로, 프로그램이 가능한 타이머(3)가 프로세서(1) 및 프로세서 인터페이스 회로(2)와 연결되어 상기 타이머(3)의 내부에 3개의 레지스터로 구성된 MCR(4), OCR(8), BCR(11)에 의해 클럭을 계수하는 데 있어서, 상기 클럭계수방법은 먼저, 상기 타이머(3)가 초기화 되고나면(12) 클럭이 상승에지인가를 판단(13)하고, 상승에지이면 상기 OCR(10)이 0인가를 판단(14)하여 0이면 계수를 시작하고(15), 아니면 상기 OCR(10)이 1이고 BCR(11)이 0인가를 판단(16)하여 상기 타이머(3)를 타임아웃시키여 상기 단계(13)로 궤환하고(17), 그렇지 않으면 상기 BCR(11)이 0인가를 판단(18)하여 0이면 OCR(10)에서 1씩 감소시킨 값을 OCR(10)에 복사하고, MCR(6)를 BCR(11)에 복사하면서 상기 단계(13)로 궤환 고, 상기 BCR(11)이 0이 아니면 상기 BCR(11)에서 1씩 감소시킨 이 값을 BCR(11)에 저장하여 다시 상기 단계(13)이 되는 방법으로 구성된 상기 클럭계수방법은 프로그램된 계수단위에 1을 더한 수를 먼저 내림순으로 계수하고, 계수단위에 대한 계수가 끝나면 최대 계수치를 내림순으로 계수하는 2단계 계수과정으로서 계수를 수행하면, 계수단위(6)의 값을 변화시킴으로써 최대계수치를 계수하는 단위를 유연성 있게 조절하게 되어 다양한 시간 간격의 타임아웃 인터럽트를 발생시킬 수 있다.
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公开(公告)号：KR1019920002663B1
公开(公告)日：1992-03-31
申请号：KR1019890019312
申请日：1989-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: The apparatus includes a data transmission bus requestor (2) for carrying out data transmissions and for informing it to a processor (1). A responder (2) transfers the task to a memory (4), and informs the result to the data transmission bus requestor (2). An address region encoder (12) forms an address region in accordance with the output of the processor (1), and a parity generator (13) generates parity signals for data transmissions. A slot address translator (14) generates address tags, and a tag receiver (20) receives the address tags through the system bus (3). A comparator (21) compares the address tags with the data tags. The apparatus maximizes the utilization of the system bus.
Abstract translation: 该装置包括用于执行数据传输并将其通知给处理器（1）的数据传输总线请求器（2）。 响应者（2）将任务传送到存储器（4），并将结果通知给数据传输总线请求者（2）。 地址区域编码器（12）根据处理器（1）的输出形成地址区域，并且奇偶生成器（13）产生用于数据传输的奇偶校验信号。 插槽地址转换器（14）产生地址标签，标签接收器（20）通过系统总线（3）接收地址标签。 比较器（21）将地址标签与数据标签进行比较。 该装置使系统总线的利用最大化。
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公开(公告)号：KR1019910009099B1
公开(公告)日：1991-10-28
申请号：KR1019870011569
申请日：1987-10-19
Applicant: 한국전자통신연구원
IPC: G06F19/00
Abstract: The method is for improving the inference part of the Chinese diagnosis process. The predicate membership table (PMT;16) is stored in a memory (10) which corresponding column is searched by a PMT searcher (21b) so that the diagnosis speed is increased. The method only uses the hypothesis generation type knowledge (HG-type;13), hypothesis confirmation type knowledge (HC-type;14), regulation number of definition type knowledge, clinical parameter name, clinical parameter value, condition, and result to reduce the diagnosis process so that the logical process is performed small memory capacity.
Abstract translation: 该方法是改进中国诊断过程的推理部分。 谓词隶属关系表（PMT; 16）被存储在存储器（10）中，由PMT搜索器（21b）搜索相应的列，从而提高诊断速度。 该方法仅使用假设生成类型知识（HG型; 13），假设确认类型知识（HC型; 14），定义类型知识的调节数，临床参数名称，临床参数值，条件和结果减少 诊断过程使逻辑过程执行小容量。
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