-
公开(公告)号：KR1019940003300B1
公开(公告)日：1994-04-20
申请号：KR1019910019573
申请日：1991-11-05
Applicant: 한국전자통신연구원
IPC: G06F13/42
Abstract: The memory queue for pipeline bus protocol system as a buffer between the memory controller and the bus interface to store bus transmission request temporarily to send to the memory controller in time for efficient memory access. The memory queue comprises a memory array (10) for storing data, a memory controller (20) to control the memory array (10) which is connected to bus interface (40), and a buffer (30) which stores continuous transmission requests from the system bus, when the memory controller (20) can not process those requests, to transmit to the memory controller (20) when the memory controller (20) is ready.
Abstract translation: 用于管道总线协议系统的存储器队列作为存储器控制器和总线接口之间的缓冲器，用于存储总线传输请求，以及时向存储器控制器发送有效的存储器访问。 存储器队列包括用于存储数据的存储器阵列（10），用于控制连接到总线接口（40）的存储器阵列（10）的存储器控制器（20）和存储连续传输请求的缓冲器（30） 当存储器控制器（20）准备就绪时，当存储器控制器（20）不能处理这些请求时，系统总线传送到存储器控制器（20）。
-
公开(公告)号：KR1019930014080A
公开(公告)日：1993-07-22
申请号：KR1019910023201
申请日：1991-12-17
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: 하이파이 버스를 채용한 다중처리기 시스템에서 프로세서로 부터 전달받은 메모리 참조요청에 따라 데이타 전송 버스 요청기(RQ)가 버스규격에 상응한 버스동작을 수행하여 메모리로 부터 데이타를 참조하는데 소요되는 데이타 응답시간을 최소화하는 방법에 관한 것으로, 데이타 전송버스 응답기(RP)가 어드레스 전송 기본주기에 관련된 동작과 메모리를 잠조하는 동작 및 데이타 전송 기본주기에 관련된 동작을 독립적으로 수행하도록 하여,상 기 데이타 전송버스 응답기(RP)가 읽기 전송사이클을 구성하는 상기 어드레스 전송 기본주기와 상기 데이타전송 기본주기를 수행하는 동작 사이클과 메모리 내에서 실제로 데이타를 찾는 동작 사이클을 중첩시킴으로써 시스템의 성능을 증대시킨다.
-
-
-
-
Patent Agency Ranking
公开(公告)号：KR1019920007170B1
公开(公告)日：1992-08-27
申请号：KR1019890019307
申请日：1989-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/32
Abstract: The interrupt bus is for communicating asynchronous signals between modules of multiprocessor system. The unit includes an inerrupt requester (4) for sending interrupt transmission request signal of system module to a corresponding interrupt processor, interrupt processors (5,6) for sending interrupt signal to the corresponding module, an interrupt signal to the corresponding module, an interrupt arbiter (7) for arbitrating the usage of the interrupt bus, a first and a second interrupt requester register (8,10) for storing data of the interrupt requester, a first and a second interrupt processor register, and adaptors (12,13) for forming signal line among the interrupt requestor (4), the interrup processors (5,6) and the interrupt bus (3).
Abstract translation: 中断总线用于在多处理器系统的模块之间传送异步信号。 该单元包括用于向对应的中断处理器发送系统模块的中断发送请求信号的中断请求器（4），用于向相应模块发送中断信号的中断处理器（5,6），对应模块的中断信号，中断 用于仲裁中断总线的使用的仲裁器（7），用于存储中断请求者的数据的第一和第二中断请求者寄存器（8,10），第一和第二中断处理器寄存器以及适配器（12,13） 用于在中断请求器（4），中断处理器（5,6）和中断总线（3）之间形成信号线。
-
-
-
-
-
-
Search Results
143
records
(took 0.018 seconds)
