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公开(公告)号：KR100211950B1
公开(公告)日：1999-08-02
申请号：KR1019960063589
申请日：1996-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 커패시터를 최소화하기 위한 것이다.
이와 같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제 1,2 기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 그 특징이 있다. 따라서, 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 개시한다.-
公开(公告)号：KR100171000B1
公开(公告)日：1999-02-01
申请号：KR1019950050517
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H01L29/70
CPC classification number: H01L29/66272 , H01L29/732
Abstract: 본 발명은 바이폴라 트랜지스터의 구조에 관한 것으로 특히, 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥의 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상긱 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조 및 그 제조방법을 제공하면 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 고정이 필요없다.
또한 베이스 전극이 트랜치 영역에 의하여 자동으로 정의되며, 콜렉터 전극은 불순물 확산에 의해 자동 연결되어, 제조공정이 단순하며, 소자 크기가 매주 작은 바이폴라 트랜지스터 구조이다.
그리고, 베이스 전극을 벽면에서 일정 위치에 일부분만 접촉시키므로 베이스의 기생 캐패시턴스가 작으며, 양방향 동작 특성을 갖고 있으므로 고속, 고집적의 ECL회로에 매우 유용하게 응용될 수 있는 구조이다.-
Patent Agency Ranking
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公开(公告)号：KR1019970000224B1
公开(公告)日：1997-01-06
申请号：KR1019930016119
申请日：1993-08-19
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: forming a P well layer(2) and an N well layer(3) on a P substrate(1) to define a gate region of a CMOS; depositing a nitride film(9) and an oxide film(10) to isolate the CMOS after defining a base region(7) and a collector region(8) of a VBT in the N well layer(3); etching a silicon of the collector region; forming a VBT base by etching the silicon on the base region(7); forming an emitter region(13) and a pillar-isolation oxide film(14); defining a base word line; planarizing an oxide film(16) by an etch-back; etching the polysilicon(15); forming a polysilicon oxide film(17) by oxidizing the polysilicon(15) except the base region(7); removing a nitride film(18) on the CMOS region and on the collector region; defining a storage region(22); and defining a plate region(24) by depositing a polysilicon after depositing a dielectric material(23).
Abstract translation: 在P基板（1）上形成P阱层（2）和N阱层（3）以限定CMOS的栅极区域; 在限定N阱层（3）中的VBT的基极区域（7）和集电极区域（8）之后，沉积氮化物膜（9）和氧化膜（10）以隔离CMOS; 蚀刻集电区域的硅; 通过蚀刻基底区域（7）上的硅来形成VBT基底; 形成发射极区（13）和柱隔离氧化膜（14）; 定义基本字线; 通过回蚀将氧化膜（16）平坦化; 蚀刻多晶硅（15）; 通过氧化除了所述基极区域（7）之外的多晶硅（15），形成多晶硅氧化膜（17）。 去除所述CMOS区域和所述集电极区域上的氮化物膜（18）; 限定存储区域（22）; 以及通过在沉积介电材料（23）之后沉积多晶硅来限定板区（24）。
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