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公开(公告)号：KR1019960002029A
公开(公告)日：1996-01-26
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: 본 발명은 다중프로세서 인터럽트 요청기에서의 전송실패 인터럽트의 구동방법에 관한 것으로서, 본 발명에서는 프로세서간 인터럽트의 전송실패 인터럽트신호 (TFINT)가 구동되지 않았고 응답정보를 검사하는 CHECK 상태이고 전송오류가 발생하였고 유한 재시도 조건에서 재시도 회수가 만료되었고 전송실패 인터럽트 구동이 허용되었을 경우를 인지하여 전송실패 인터럽트 신호(TFINT)를 1로 구동하고, 구동한 전송실패 인터럽트 신호를 철회하는 조건인 전송실패 인터럽트가 이미 구동되어 있고 TMR읽기나 CSR읽기가 발생하는 경우를 인지하여 구동한 전송실패 인터럽트를 철회하는 방법을 제공한다.
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公开(公告)号：KR1019950022422A
公开(公告)日：1995-07-28
申请号：KR1019930029346
申请日：1993-12-23
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: 본 발명은 인털계열의 프로세서(팬티움)을 사용하는 시스템으로서 프로세서 버스와 VME64버스 사이의 데이타 전송 프로토콜의 차이를 극복하고, 64비트 블록 데이타 전송을 실현하기 위한 데이타 전송 배열위치가 상이한 두 버스사이의 64비트 블록전송 제어장치에 관한 것으로, 종래에 모토롤라 계열프로세서를 사용하는 버스 인터페이스로직에 비해 복잡한 로직에 의한 지연시간 증가로 성능저하의 문제점을 해결하기 위하여, 본 발명은 인털계열 프로세서(팬티움)를 VME64버스에 인터페이스시 제어신호의 비호환성과 데이타 포맷등의 불일치로 인하여 발생되는 변환로직의 복잡성과 이로인한 지연시간의 증가등과 같은 문제점을 VME64버스가 제어신호의 호환성이 있는 모토롤라 계열의 프로세서에 의해서 구동되었을 때와 같이 복잡하지 않는 약간의 로 을 추가하고, 또한 초기전송을 제외하고 가능한한 통신제어기의 제어신호를 이용하여 제어하므로서 적은 지연시간을 가지고 동작할 수 있는 VME64버스의 슬레이브 인터페이스를 설계함으로써 인터페이스 로직에 의해서 영향을 받지않고, 64비트 블록전송의 성능 향상을 할 수 있다.
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公开(公告)号：KR1019950020100A
公开(公告)日：1995-07-24
申请号：KR1019930029093
申请日：1993-12-22
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 시스템 버스에서 콘솔포트가 직접 보이지 않는 다중처리 시스템에 있어서, 커널이 출력하고 있는 메세지의 문자열을 공유메모리와 버퍼영역에 쓰고, 제한적으로 입출력 처리기에 인터럽트를 보내며, 입출력 처리가 공유메모리에 설정된 버퍼영역의 데이타를 읽어서 콘솔포트로 출력되고, 공유 버퍼영역에 문자열을 쓸때마다 입출력 처리기(콘솔을 처리하는 보드)에 인터럽트를 보내지 않고 처음 쓰기일 경우에만 인터럽트를 보내는 인터럽트 발생빈도 조절하며, 커널의 메세지 출력시 공유메모리에 링 카운터를 사용하여 읽기위치와 쓰기위치 카운터, 잠금변수를 사용하여 읽고 쓰는 방식에 의해 데이타를 처리 한다.
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Patent Agency Ranking
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公开(公告)号：KR1019920000479B1
公开(公告)日：1992-01-14
申请号：KR1019890019311
申请日：1989-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: The read modify write (RMW) is executed not occupying system bus for synchronizing the processors of multi process system. The method includes the steps: (A) checking RMW transmission type in a data transmission type generator and a data transmission bus requester (3); (B) discriminating the write or read operation of RMW; (C) executing interlock read operation and receiving AACK signal at RMW read operation; otherwise (D) executing interlock write operation, and checking the locking state using a locking transmission type processor and data transmission bus interfacer (5); (E) sending lock busy signal and OK signal to the bus requester when the bus is locked by the interlock read; and (F) when the bus is locked by the interlock write, sending OK signal, releasing the lock, writing data and sending error signal at the same time.
Abstract translation: 执行读修改写（RMW）不占用用于同步多进程系统的处理器的系统总线。 该方法包括以下步骤：（A）检查数据传输类型发生器和数据传输总线请求器（3）中的RMW传输类型; （B）识别RMW的写入或读取操作; （C）执行联锁读操作，并以RMW读操作接收AACK信号; 否则（D）执行联锁写入操作，并使用锁定传输类型处理器和数据传输总线接口（5）检查锁定状态; （E）当总线被互锁读取锁定时，向总线请求者发送锁定忙信号和OK信号; 和（F）当总线通过互锁写入锁定时，发送OK信号，释放锁定，同时写入数据和发送错误信号。
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公开(公告)号：KR100498233B1
公开(公告)日：2005-07-01
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: 본원발명은 저속의 복수개 메모리를 이용하여 고속의 선입선출 동작을 수행하는 선입선출 메모리 회로는 표준 라이브러리 메모리를 이용한 선입선출 메모리 회로에 관한 것으로, N(N>1) 개의 동기식 듀얼 포트 메모리들로 구성된 메모리 블록과, N 개의 동기식 듀얼 포트 메모리들의 읽기 어드레스를 지정하는 단일 읽기 포인터와, N 개의 메모리들의 쓰기 어드레스를 지정하는 단일 쓰기 포인터와, 읽기/쓰기 어드레스에 따라 N 개의 메모리들 중에서 어느 하나의 메모리를 선택하고, 소스 클럭 신호를 n(n=N, n>1) 분주된 n 개의 읽기/쓰기 클럭 신호로 생성하며, 1/n 주기 차이를 갖는 n 개의 읽기/쓰기 클럭 신호를 상기 선택된 메모리부터 해당 메모리에 직접 분배하여 데이터를 입출력시키는 메모리 제어부를 포함한다.
이와 같이, 본 발명은 주문형 반도체 설계에 있어서 표준 라이브러리(standard cell library)를 이용하여 생성된 저속 메모리로 고속의 선입선출 메모리 구성이 가능하므로, 메모리와 일반 로직 회로의 속도 격차에 따른 선입선출 메모리의 비효율성을 제거하고, 간단하면서도 효율적인 제어회로를 통하여 설계시간의 단축과 공정/설계 변경에 따른 설계 비용을 최소화 할 수 있다.
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