公开(公告)号：DE112011100120B4

公开(公告)日：2016-03-17

申请号：DE112011100120

申请日：2011-01-17

Applicant: IBM

Inventor： VOLANT RICHARD P ,  FAROOQ MUKTA G ,  PETRARCA KEVIN S

IPC: H01L21/768 ,  H01L23/48 ,  H01L25/065

Abstract: Verfahren, um ein Durchgangsloch durch eine gestapelte Halbleiterwafer-Anordnung zu erzeugen, umfassend: einen ersten Halbleiterwafer (110) mit einer ersten Oberfläche (112), ein dielektrisches Material, das an der ersten Oberfläche (112) freigelegt ist und metallische Strukturen (115), die an der ersten Oberfläche (112) freigelegt sind und von dem dielektrischen Material abstehen; ein zweiter Halbleiterwafer (150) mit einer zweiten Oberfläche (114), einem Halbleitermaterial, das an der zweiten Oberfläche (114) freigelegt ist, und metallische Strukturen (155), die an der zweiten Oberfläche (114) freigelegt sind und weg von dem Halbleitermaterial abstehen, wobei die zweite Oberfläche (114) der ersten Oberfläche (112) zugewandt ist und die metallischen Strukturen (115) des zweiten Halbleiterwafers (150) mit den metallischen Strukturen (155) des ersten Halbleiterwafers (110) vereinigt sind, und eine Lücke (195) im Grenzflächenbereich zwischen der angrenzenden zugewandten ersten und zweiten Oberfläche (112, 114) existiert, wobei das Verfahren umfasst: a) Ätzung eines Loches (200), das sich durch den ersten Wafer (110) und durch die Lücke (195) erstreckt bis die zweite Oberfläche (114) des zweiten Wafers (150) teilweise freiliegt, wobei das Loch (200) eine erste Wand (210) aufweist, die sich in vertikaler Richtung (212) erstreckt und eine zweite Wand (215) aufweist, die einwärts mit einer Neigung von der ersten Wand (210) zu einer inneren Öffnung (192) in der ersten Oberfläche (112) weggeht, wobei die zweite Oberfläche (114) durch die innere Öffnung (192) freigelegt ist; b) Leitung von Teilchen in das Loch (200) und Sputtern von Halbleitermaterial (400) von mindestens einem der ...

公开(公告)号：GB2489341B

公开(公告)日：2015-01-07

申请号：GB201209074

申请日：2011-01-17

Applicant: IBM

Inventor： VOLANT RICHARD P ,  FAROOQ MUKTA G ,  PETRARCA KEVIN S

IPC: H01L21/768 ,  H01L23/48 ,  H01L25/065

Abstract: A microelectronic assembly having a through hole extending through a first wafer (or chip) and a second wafer (or chip) are provided. The first and second wafers (or chips) have confronting faces and metallic features at the faces which are joined together to assemble the first and second wafers (or chips) leaving a gap between the confronting faces. A hole is etched in the first wafer (or chip), then material is sputtered to form a wall of material in the gap between wafers (or chips). Etching continues to extend the hole into or through the second wafer (or chip). The hole is filled to form a substantially vertical through silicon conductive via.

公开(公告)号：GB2505576A

公开(公告)日：2014-03-05

申请号：GB201318982

申请日：2012-06-19

Applicant: IBM

Inventor： ANDRY PAUL S ,  FAROOQ MUKTA G ,  HANNON ROBERT ,  IYER SUBRAMANIAN S ,  KINSER EMILY R ,  TSANG CORNELIA K ,  VOLANT RICHARD P

IPC: H01L23/48 ,  H01L21/28 ,  H01L21/768

Abstract: The present disclosure provides a thermo-mechanically reliable copper TSV and a technique to form such TSV during BEOL processing. The TSV constitutes an annular trench which extends through the semiconductor substrate. The substrate defines the inner and outer sidewalls of the trench, which sidewalls are separated by a distance within the range of 5 to 10 microns. A conductive path comprising copper or a copper alloy extends within said trench from an upper surface of said first dielectric layer through said substrate. The substrate thickness can be 60 microns or less. A dielectric layer having interconnect metallization conductively connected to the conductive path is formed directly over said annular trench.

公开(公告)号：GB2492026B

公开(公告)日：2013-09-04

申请号：GB201218457

申请日：2011-03-03

Applicant: IBM

Inventor： FAROOQ MUKTA G ,  PETRARCA KEVIN S ,  VOLANT RICHARD P

IPC: H01L25/00 ,  H01L21/683

公开(公告)号：DE112011100120T5

公开(公告)日：2012-10-31

申请号：DE112011100120

申请日：2011-01-17

Applicant: IBM

Inventor： VOLANT RICHARD P ,  FAROOQ MUKTA G ,  PETRARCA KEVIN S

IPC: H01L23/12 ,  H01L21/60 ,  H01L23/48

Abstract: Eine mikroelektronische Anordnung und Verfahren zur Erzeugung eines Durchgangsloches, das sich durch einen ersten und zweiten Wafer erstreckt, wird bereitgestellt. Die ersten und zweiten Wafer haben gegenüberliegende Oberflächen und metallische Strukturen an den Oberflächen, die zusammengefügt sind um die Wafer anzuordnen. Ein Loch kann durch den ersten Wafer geätzt sein bis eine Lücke zwischen den gegenüberliegen Oberflächen freiliegt. Das Loch kann eine erste Wand und eine zweite Wand aufweisen, die sich in vertikaler Richtung zu einer inneren Öffnung erstreckt, durch die die Lücke freigelegt ist. Material des ersten oder zweiten Wafers, das innerhalb des Lochs freiliegt, kann dann gesputtert werden, um eine Wand zwischen den gegenüberliegen Oberflächen zu erschaffen. Das Loch kann so geätzt sein, dass sich die erste Wand durch den ersten Wafer erstreckt, so dass die Wand des Loches sich vom ersten Wafer in den zweiten Wafer kontinuierlich erstreckt. Eine elektrisch leitfähige Silizium-Durchkontaktierung kann dann gebildet werden.

公开(公告)号：GB2487154A

公开(公告)日：2012-07-11

申请号：GB201206104

申请日：2010-10-14

Applicant: IBM

Inventor： VOLANT RICHARD P ,  FAROOQ MUKTA G ,  FINDEIS PAUL F ,  PETRARCA KEVIN S

IPC: H01L21/768 ,  H01L23/48 ,  H01L23/50

Abstract: A through-silicon via (TSV) structure forming a unique coaxial or triaxial interconnect within the silicon substrate 40. The TSV structure is provided with two or more independent electrical conductors 50, 60 insulated from another and from the substrate. The electrical conductors can be connected to different voltages or ground, making it possible to operate the TSV structure as a coaxial or triaxial device. Multiple layers using various insulator materials can be used as insulator, wherein the layers are selected based on dielectric properties, fill properties, interfacial adhesion, CTE match, and the like. The TSV structure overcomes defects in the outer insulation layer that may lead to leakage. A method of fabricating such a TSV structure is also described.

公开(公告)号：PL374701A1

公开(公告)日：2005-10-31

申请号：PL37470103

申请日：2003-09-12

Applicant: IBM

Inventor： INTERRANTE MARIO ,  FAROOQ MUKTA G ,  SABLINSKI WILLIAM EDWARD

IPC: B23K1/00 ,  B23K35/14 ,  B23K35/26 ,  B23K101/40 ,  B23K101/42 ,  C22C13/00 ,  H05K3/34 ,  B23K31/02

Abstract: A lead free solder hierarchy for use in the second level solder connection of electronic components such as joining an electronic module to a circuit board. An off-eutectic solder concentration of SnCu or SnAg is used for the module side connection. This off-eutectic solder contains sufficient intermetallics to provide the module side connection with a robust second level assembly and rework process. The off-eutectic composition provides an inter-metallic phase structure in the module side fillet during assembly. The inter-metallic phase structure eliminates problems of tilt and collapse during second level assembly and aids in rework by providing a more cohesive joint allowing removal of the columns from the board without simultaneous removal from the module.

公开(公告)号：DE112014000384B4

公开(公告)日：2021-12-30

申请号：DE112014000384

申请日：2014-01-07

Applicant: IBM

Inventor： CHENG TIEN-JEN ,  FAROOQ MUKTA G ,  FITZSIMMONS JOHN A

IPC: H01L21/60 ,  H01L23/48

Abstract: Ein Verfahren zum Ausbilden eines Metall-Bonds zwischen einer ersten Metallstruktur und einer zweiten Metallstruktur, das aufweist:Zusammenhalten der ersten Metallstruktur und der zweiten Metallstruktur bei weniger als 350 °C, um ein Metall-Bond an einer Schnittstelle zu bilden, wobei die Schnittstelle einen Metallabscheidungs-Inhibitor in einer ersten Konzentration in wenigstens einer Größenordnung höher als eine zweite Konzentration des Metallabscheidungs-Inhibitors in entweder der ersten Metallstruktur oder der zweiten Metallstruktur aufweist.

公开(公告)号：GB2525351A

公开(公告)日：2015-10-21

申请号：GB201513842

申请日：2014-01-07

Applicant: IBM

Inventor： CHENG TIEN-JEN J ,  FAROOQ MUKTA G ,  FITZSIMMONS JOHN A

IPC: H01L25/065

Abstract: The present invention provides a stabilized fine textured metal microstructure that constitutes a durable activated surface 310 usable for bonding a 3D stacked chip. A fine-grain layer that resists self anneal enables metal to metal bonding at moderate time and temperature and wider process flexibility.

公开(公告)号：GB2508122B

公开(公告)日：2014-10-29

申请号：GB201404419

申请日：2012-09-14

Applicant: IBM

Inventor： BHOO-VARAGHAN BHAVANA ,  FAROOQ MUKTA G ,  KINSER EMILY R ,  SAROOP SUDESH

IPC: H01L21/66 ,  H01L23/58

Abstract: A method of testing a semiconductor substrate having through substrate vias for current leakage which includes: forming a current leakage measurement structure that includes substrate contacts, sensing circuits to sense current leakage from the through substrate vias, the sensing circuits connected to the through substrate vias and to the substrate contacts so that there is a one-to-one correspondence of a substrate contact and sensing circuit to each through substrate via, and a built-in self test (BIST) engine to sense one of the through substrate vias for current leakage. A reference current is applied to the sensing circuits to set a current leakage threshold for the through substrate vias. A through substrate via is selected for sensing for current leakage. The sensing circuit senses the selected through substrate via to determine whether there is current leakage from the selected through substrate via.