公开(公告)号：DE112013005557T5

公开(公告)日：2015-08-20

申请号：DE112013005557

申请日：2013-06-29

Applicant: INTEL CORP

Inventor： GOEL NITL ,  MUKHERJEE NILOY ,  SUNG SEUNG HOON ,  LE VAN H ,  KAVALIEROS JACK T ,  PILLARISETTY RAVI ,  GARDNER SANAZ K ,  DASGUPTA SANSAPTAK ,  RACHMADY WILLY ,  CHU-KUNG BENJAMIN ,  RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  FRENCH MARC C ,  KACHIAN JESSICA S ,  CHAU ROBERT S ,  METZ MATTHEW V ,  SATYARTH SURI

IPC: H01L21/20

Abstract: Eine Ausführungsform beinhaltet ein Abscheiden eines Materials auf einem Substrat, wobei das Material eine von der des Substrats (z. B. epitaktisches (EPI-)Material aus III–V- oder Gruppe-IV-Halbleiter auf einem Si-Substrat) verschiedene Gitterkonstante aufweist. Eine Ausführungsform beinhaltet eine EPI-Schicht, die innerhalb eines Grabens gebildet wird, dessen Wände sich annähern, wenn sich der Graben aufwärts erstreckt. Eine Ausführungsform beinhaltet eine EPI-Schicht, die unter Verwendung mehrerer Aufwachstemperaturen innerhalb eines Grabens gebildet wird. Eine Defektbarriere, die in der EPI-Schicht gebildet wird, wenn sich die Temperatur ändert, enthält Defekte innerhalb des Grabens und unter der Defektbarriere. Die EPI-Schicht über der Defektbarriere und innerhalb des Grabens ist relativ defektfrei. Eine Ausführungsform beinhaltet eine EPI-Schicht, die innerhalb eines Grabens getempert wird, um eine Defektauslöschung einzuführen. Eine Ausführungsform beinhaltet ein EPI-Übergitter, das innerhalb eines Grabens gebildet und mit einer relativ defektfreien EPI-Schicht (die noch in dem Graben enthalten ist) abgedeckt wird. Andere Ausführungsformen werden hier beschrieben.

公开(公告)号：DE112011105987T5

公开(公告)日：2014-09-11

申请号：DE112011105987

申请日：2011-12-19

Applicant: INTEL CORP

Inventor： KAVALIEROS JACK ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  THEN HAN WUI ,  CHAU ROBERT ,  CHU-KUNG BENJAMIN ,  DEWEY GILBERT ,  METZ MATTHEW V ,  PILLARISETTY RAVI

IPC: H01L29/778 ,  H01L21/335

Abstract: Transistoren für Hochspannungs- und Hochfrequenzbetrieb. Ein nichtplanarer polarer kristalline Halbleiterkörper, der eine Oberseite aufweist, die zwischen ersten und zweiten einander gegenüberliegenden Seitenwänden angeordnet ist, enthält einen Kanalbereich mit einer ersten kristallinen Halbleiterschicht, die über den ersten und zweiten Seitenwänden aufgebracht ist. Die erste kristalline Halbleiterschicht soll ein zweidimensionales Elektronengas (2DEG) innerhalb des Kanalbereichs liefern. Eine Gatestruktur ist über der ersten kristallinen Halbleiterschicht entlang wenigstens der zweiten Seitenwand aufgebracht, um das 2DEG zu modulieren. Erste und zweite Seitenwände des nichtplanaren polaren kristallinen Halbleiterkörpers können unterschiedliche Polarität aufweisen, wobei der Kanal nahe bei einer ersten der Seitenwände liegt. Die Gatestruktur kann entlang einer zweiten der Seitenwände liegen, um eine hintere Sperre zu steuern (gate). Der polare kristalline Halbleiterkörper kann ein Gruppe-III-Nitrid sein, das auf einem Siliziumsubstrat mit der (1010)-Ebene auf einer (110)-Ebene des Siliziums ausgebildet ist.

公开(公告)号：MY180524A

公开(公告)日：2020-12-01

申请号：MYPI2016700627

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  KAVALIEROS JACK T ,  PILLARISETTY RAVI ,  GOEL NITI ,  LE VAN H ,  DEWEY GILBERT ,  CHU-KUNG BENJAMIN

Abstract: An apparatus including a semiconductor body including a channel region and junction regions disposed on opposite sides of the channel region, the semiconductor body including a first material (140) including a first band gap; and a plurality of nanowires (135A-135C) including a second material including a second band gap different than the first band gap, the plurality of nanowires (135A-135C) disposed in separate planes extending through the first material (140) so that the first material (140) surrounds each of the plurality of nanowires (135A-135C); and a gate stack disposed on the channel region. A method including forming a plurality of nanowires (135A-135C) in separate planes above a substrate (110), each of the plurality of nanowires (135A-135C) including a material including a first band gap; individually forming a cladding material (140) around each of the plurality of nanowires (135A-135C), the cladding material (140) including a second band gap; coalescing the cladding material (140); and disposing a gate stack on the cladding material (140).

公开(公告)号：DE112011105988B4

公开(公告)日：2020-08-06

申请号：DE112011105988

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： THEN HAN WUI ,  RADOSAVLJEVIC MARKO ,  SHAH UDAY ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI ,  CHU-KUNG BENJAMIN ,  KAVALIEROS JACK ,  CHAU ROBERT

IPC: H01L29/772 ,  H01L21/335 ,  H01L29/201

Abstract: III-N-Transistor umfassend:- eine III-N-Halbleiterkanal-Schicht angeordnet über einem Substrat;- eine III-N-Halbleitersperrschicht, die über der Kanalschicht angeordnet ist, wobei die Sperrschicht eine größere Bandlücke aufweist als die der Kanalschicht;- eine III-N-Halbleiter-Ätzstoppschicht, die über der Sperrschicht angeordnet ist, wobei die Ätzstoppschicht eine Atomart umfasst, die in der Sperrschicht nicht vorhanden ist;- eine Gate-Elektrode angeordnet über einem ersten Teil der Ätzstoppschicht;- ein Oxid der Ätzstoppschicht, das zwischen der Ätzstoppschicht und der Gate-Elektrode angeordnet ist; und- III-N-Halbleiter-Source- und Drain-Zonen, die auf gegenüberliegenden Seiten der Gate-Elektrode angeordnet sind, wobei die Source- und Drain-Zonen jeweils eine stark n-dotierte III-N-Halbleiterschicht aufweisen, die über den zweiten Teilen der Ätzstoppschicht angeordnet ist.

公开(公告)号：SG11201600820PA

公开(公告)日：2016-03-30

申请号：SG11201600820P

申请日：2013-09-04

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  GOEL NITI ,  GARDNER SANAZ K ,  PATHI PRAGYANSRI ,  METZ MATTHEW V ,  DASGUPTA SANSAPTAK ,  SUNG SEUNG HOON ,  POWERS JAMES M ,  DEWEY GILBERT ,  CHU-KUNG BENJAMIN ,  KAVALIEROS JACK T ,  CHAU ROBERT S

IPC: H01L21/20

Abstract: Trenches (and processes for forming the trenches) are provided that reduce or prevent crystaline defects in selective epitaxial growth of type III-V or Germanium (Ge) material (e.g., a “buffer” material) from a top surface of a substrate material. The defects may result from collision of selective epitaxial sidewall growth with oxide trench sidewalls. Such trenches include (1) a trench having sloped sidewalls at an angle of between 40 degrees and 70 degrees (e.g., such as 55 degrees) with respect to a substrate surface; and/or (2) a combined trench having an upper trench over and surrounding the opening of a lower trench (e.g., the lower trench may have the sloped sidewalls, short vertical walls, or tall vertical walls). These trenches reduce or prevent defects in the epitaxial sidewall growth where the growth touches or grows against vertical sidewalls of a trench it is grown in.

公开(公告)号：DE112013005588T5

公开(公告)日：2015-10-22

申请号：DE112013005588

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： CHU-KUNG BENJAMIN ,  LE VAN H ,  CHAU ROBERT S ,  DASGUPTA SANSAPTAK ,  KAVALIEROS JACK T ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI ,  RACHMADY WILLY ,  THEN HAN WUI ,  DEWEY GILBERT ,  GOEL NITI ,  METZ MATTHEW V ,  RADOSAVLJEVIC MARKO ,  ZELICK NANCY M

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/78

Abstract: Eine Ausführungsform verwendet eine sehr dünne Schichtnanostruktur (z. B. eine Si- oder SiGe-Flosse) als eine Vorlage zum Aufwachsen einer kristallinen, nicht gitterangepassten, Epitaxial(EPI)-Schicht. In einer Ausführungsform ist das Volumenverhältnis zwischen der Nanostruktur und der EPI-Schicht derart, dass die EPI-Schicht dicker ist als die Nanostruktur. In einigen Ausführungsformen ist eine sehr dünne Brückenschicht zwischen der Nanostruktur und der EPI eingeschlossen. Eine Ausführungsform beinhaltet eine CMOS-Vorrichtung, bei der die Flossen abdeckende EPI-Schichten (oder die mal Flossen abdeckten), zueinander entgegengesetzt polarisiert sind. Eine Ausführungsform beinhaltet eine CMOS-Vorrichtung, bei der eine eine Flosse abdeckende EPI-Schicht (oder die mal eine Flosse abdeckte) gegenüber einer Brückenschicht, die eine Flosse abdeckt (oder die mal eine Flosse abdeckte), entgegengesetzt polarisiert ist. Demnach werden verschiedene Ausführungsformen zum Übertragen von Defekten von einer EPI-Schicht auf eine Nanostruktur (die zurückgelassen oder entfernt wird) offenbart. Andere Ausführungsformen werden hier beschrieben.

公开(公告)号：DE112011105965T5

公开(公告)日：2014-09-25

申请号：DE112011105965

申请日：2011-12-20

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  LE VAN H ,  KENNEL HAROLD W ,  RACHMADY WILLY ,  PILLARISETTY RAVI ,  KAVALIEROS JACK

IPC: H01L29/41 ,  H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung stellen Transistorstrukturen bereit, die verformte Kanalbereiche aufweisen. Die Verformung wird durch Gitterfehlanpassungen in den Source- und Drain-Bereichen mit Bezug auf den Kanalbereich des Transistors erzeugt. In Ausführungsformen der Erfindung bestehen die Transistorkanalbereiche aus Germanium, Silizium, einer Kombination von Germanium und Silizium oder einer Kombination von Germanium und Silizium und Zinn, und die Source- und Drain-Bereiche bestehen aus dotiertem III-V-Verbindungshalbleitermaterial. Ausführungsformen der Erfindung sind verwendbar in einer Vielzahl von Transistorstrukturen, wie z. B. Dreigate-, Zweigate- und Einzelgate-Transistoren und Transistoren, die einen Kanalbereich aufweisen, der aus Nanodrähten oder Nanobändern besteht.

公开(公告)号：DE112011106054T5

公开(公告)日：2014-09-11

申请号：DE112011106054

申请日：2011-12-28

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  METZ MATTHEW V ,  POWERS JAMES M ,  LE VAN H ,  CHU-KING BENJAMIN ,  LEMAY MARK R ,  RADOSAVLJEVIC MARKO ,  TOLCHINSKY PETER G ,  CHAU ROBERT S ,  GOEL NITI ,  CHOW LOREN ,  KAVALIEROS JACK T

IPC: H01L21/20 ,  H01L29/778

Abstract: Die Verfahren der Bildung von Hetero-Schichten mit reduzierter Oberflächenrauhigkeit und Defektdichte auf ortsfremden Oberflächen und die dadurch gebildeten Bauelemente werden beschrieben. In einer Ausführungsform beinhaltet das Verfahren die Bereitstellung eines Substrats mit einer Deckfläche mit einer Gitterkonstante und das Auftragen einer ersten Schicht auf der Deckfläche des Substrats. Die erste Schicht hat eine Deckfläche mit einer Gitterkonstante, die sich von der Gitterkonstante der Deckfläche des Substrats unterscheidet. Die erste Schicht wird geglüht und poliert, um eine polierte Oberfläche zu bilden. Eine zweite Schicht wird dann über der polierten Oberfläche aufgetragen.

公开(公告)号：SG191001A1

公开(公告)日：2013-07-31

申请号：SG2013043294

申请日：2011-11-22

Applicant: INTEL CORP

Inventor： CHU-KUNG BENJAMIN ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO ,  MUKHERJEE NILOY

Abstract: The present disclosure relates to the field of microelectronic transistor fabrication and, more particularly, to the fabrication of a tunnel field effect transistor having an improved on-current level without a corresponding increasing the off-current level, achieved by the addition of a transition layer between a source and an intrinsic channel of the tunnel field effect transistor.

公开(公告)号：EP3161867A4

公开(公告)日：2018-02-14

申请号：EP14895579

申请日：2014-06-26

Applicant: INTEL CORP

Inventor： KARPOV ELIJAH V ,  MAJHI PRASHANT ,  PILLARISETTY RAVI ,  DOYLE BRIAN S ,  MUKHERJEE NILOY ,  SHAH UDAY ,  CHAU ROBERT S

IPC: H01L45/00 ,  H01L29/49 ,  H01L29/786

CPC classification number: H01L45/1206 ,  H01L29/45 ,  H01L29/4908 ,  H01L29/78618 ,  H01L29/7869 ,  H01L45/08 ,  H01L45/085 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/14 ,  H01L45/142 ,  H01L45/145 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1675

Abstract: Oxide-based three-terminal resistive switching logic devices and methods of fabricating oxide-based three-terminal resistive switching logic devices are described. In a first example, a three-terminal resistive switching logic device includes an active region disposed above a substrate. The active region includes an active oxide material region disposed directly between a metal source region and a metal drain region. The device also includes a gate electrode disposed above the active oxide material region. In a second example, a three-terminal resistive switching logic device includes an active region disposed above a substrate. The active region includes a first active oxide material region spaced apart from a second oxide material region. The device also includes metal input regions disposed on either side of the first and second active oxide material regions. A metal output region is disposed between the first and second active oxide material regions.