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    34.
    发明专利
    未知

    公开(公告)号：FR2915023B1

    公开(公告)日：2009-07-17

    申请号：FR0702696

    申请日：2007-04-13

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

    Inventor： DUTARTRE DIDIER ,  CORONEL PHILIPPE ,  LOUBET NICOLAS

    IPC: H01L21/48 ,  H01L21/20

    Abstract: Metal contacts are self-positioned on a wafer of semiconductor product. Respective placement areas for a metal contact are determined by a selective deposition of a growth material over a region of the substrate surface (for example, through epitaxial growth). The growth material is surrounded by an insulating material. The grown material is then removed to form a void in the insulating material which coincides with the desired location of the metal contact. This removal of the grown material exposes the region on the substrate surface. Conductive material is then deposited to fill the void and thus form the metal contact directly with the region of the substrate surface.

    DISPOSITIF A MOSFET SUR SOI
    35.
    发明专利
    DISPOSITIF A MOSFET SUR SOI 未知

    公开(公告)号：FR2911721A1

    公开(公告)日：2008-07-25

    申请号：FR0752776

    申请日：2007-01-19

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： CORONEL PHILIPPE ,  FENOUILLET BERANGER CLAIRE

    IPC: H01L21/84 ,  H01L27/12

    Abstract: L'invention concerne un dispositif (1) à MOSFET (106, 134) sur SOI, comprenant :- une région supérieure (102) comportant au moins un premier dispositif semi-conducteur (106) de type MOSFET disposé sur une première couche de semi-conducteur (118) empilée sur une première couche isolante (126), une première portion (128a) d'une première couche métallique et une première portion (132a) d'une seconde couche de semi-conducteur ;- une région inférieure (104) comportant au moins un second dispositif semi-conducteur (134) de type MOSFET disposé sur une seconde portion (132b) de la seconde couche de semi-conducteur, une grille (128b) du second dispositif semi-conducteur (134) étant formée par une seconde portion (128b) de la première couche métallique.La seconde couche de semi-conducteur (132) est disposée sur une seconde couche isolante (146) empilée sur une seconde couche métallique (148).

    37.
    发明专利
    未知

    公开(公告)号：FR2885733B1

    公开(公告)日：2008-03-07

    申请号：FR0504891

    申请日：2005-05-16

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： CORONEL PHILIPPE ,  WACQUEZ ROMAIN

    IPC: H01L29/423 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78

    Abstract: Structure has a semiconductor unit (1) extending along a longitudinal direction (L1) between source and drain regions (2, 3), and comprising parts (11, 12). The part (12) is connected to a side of the part (11) on a length between the regions. A gate portion (4) is located on another side of the part (11) opposite to the part (12). Two gate portions (5, 6) are located respectively on the opposite sides of the part (12), along a direction (L2) perpendicular to the direction (L1). Electric insulation layers are located respectively between the unit and the gate portions (4, 5, 6). An independent claim is also included for: a method of forming a transistor structure.

    38.
    发明专利
    未知

    公开(公告)号：FR2894069B1

    公开(公告)日：2008-02-22

    申请号：FR0553615

    申请日：2005-11-28

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： CORONEL PHILIPPE ,  GALLON CLAIRE ,  FENOUILLET BERANGER CLAIRE

    IPC: H01L21/336 ,  H01L27/11 ,  H01L29/78

    Abstract: A metal oxide semiconductor (MOS) transistor is manufactured by forming vias (50, 51, 52) contacting a gate and source and drain regions (39, 41) on other side of a channel region (30) with respect to the gate. The semiconductor layer is made of silicon and has a thickness of 5-15 nm, the dopant for forming the amorphous regions being germanium implanted at a dose of 1 x10 1>5>at/cm 2>at 3-8 keV. Manufacture of a MOS transistor comprises forming an insulated gate on a portion of a semiconductor layer of a first conductivity type delimited by a periphery, forming amorphous regions on either side of a central region of the layer underlying the gate, turning over the entire structure, totally etching the amorphous regions, where recesses are formed between the central region and the periphery, and depositing in the recesses only a conductive material capable of forming the source and drain regions of the transistor, where vias contacting the gate and the source and drain regions of the transistor are formed on the other side of a channel region with respect to the gate. The semiconductor layer is made of silicon and has a thickness of 5-15 nm, the dopant for forming the amorphous regions being germanium implanted at a dose of 1 x10 1>5>at/cm 2>at 3-8 keV.

    PROCEDE DE FABRICATION D'UN TRANSISTOR A NANODOIGTS SEMICONDUCTEURS PARALLELES
    39.
    发明专利
    PROCEDE DE FABRICATION D'UN TRANSISTOR A NANODOIGTS SEMICONDUCTEURS PARALLELES 未知

    公开(公告)号：FR2889622A1

    公开(公告)日：2007-02-09

    申请号：FR0552460

    申请日：2005-08-08

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： CORONEL PHILIPPE ,  BUSTOS JESSY ,  WACQUEZ ROMAIN

    IPC: H01L21/336 ,  H01L29/10

    Abstract: L'invention concerne un procédé de fabrication d'un transistor à nanodoigts semiconducteurs en parallèle, comprenant les étapes suivantes :former une couche monocristalline d'un matériau semiconducteur (6) sur une couche d'un matériau sous-jacent (5) sélectivement gravable par rapport à cette couche monocristalline ;graver des cloisons parallèles dans la couche monocristalline (6) et dans la couche (5) sous-jacente ;remplir l'intervalle entre les cloisons d'un premier matériau isolant ;délimiter une partie centrale des cloisons, éliminer le premier matériau isolant autour de ladite partie centrale, et éliminer ladite couche de matériau sous-jacent sous ladite partie centrale, d'où il résulte qu'un doigt (21) dudit matériau semiconducteur est formé ; etremplir et revêtir la partie centrale d'un matériau conducteur (29).

    FORMATION D'UN MASQUE SUR UN CIRCUIT ELECTRONIQUE INTEGRE
    40.
    发明专利
    FORMATION D'UN MASQUE SUR UN CIRCUIT ELECTRONIQUE INTEGRE 未知

    公开(公告)号：FR2887074A1

    公开(公告)日：2006-12-15

    申请号：FR0505883

    申请日：2005-06-09

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

    Inventor： BUSTOS JESSY ,  THONY PHILIPPE ,  CORONEL PHILIPPE

    IPC: H01L21/027 ,  H01L23/552

    Abstract: Un procédé permet de former un masque sur un circuit électronique intégré, au dessus d'une cavité (C) créée en profondeur dans un substrat (100) du circuit. Pour cela, une surface du substrat (S) présente un enfoncement (E) au dessus de la cavité. L'enfoncement est rempli d'un matériau (10) sélectionné pour atténuer une réflexion d'un rayonnement lithographique (F1) sur la surface du substrat. Une couche de résine (3) est déposée sur le circuit puis exposée au rayonnement de sorte que des portions de résine situées au dessus de l'enfoncement et décalées par rapport à l'enfoncement reçoivent des quantités de rayonnement respectivement inférieure et supérieure à un seuil de développement de la résine. Un masque de gravure est alors obtenu sur le circuit, qui est aligné par rapport à la cavité.

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