公开(公告)号：KR1019990030660A

公开(公告)日：1999-05-06

申请号：KR1019970050971

申请日：1997-10-02

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  황병근 ,  김성호 ,  이해정

IPC: H01L21/31

Abstract: CVD(Chemical Vapor Deposition) 방법에 의하여 형성되는 층간 절연막을 전자빔을 사용하여 안정화시키는 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 CVD 산화막을 형성한다. 전자빔 조사 장치를 사용하여 상기 CVD 산화막을 소정 시간 동안 상온∼500℃의 온도에서 전자빔으로 조사하여 치밀화시킨다. 상기 CVD 산화막을 형성하기 전에 상면에 절연막이 형성된 반도체 기판상에 도전층 패턴을 형성하고, 상기 도전층 패턴을 덮는 제1 캡핑층을 형성하는 단계를 더 포함할 수 있으며, 이 때 상기 CVD 산화막은 상기 제1 캡핑층으로 덮인 도전층 패턴이 형성된 결과물상에 형성된다. 상기 전자빔 조사 단계 후에는 상기 CVD 산화막을 평탄화하는 단계를 더 포함할 수 있고, 상기 평탄화된 CVD 산화막은 전자빔 조사 장치를 사용하여 소정 시간 동안 상온∼500℃의 온도에서 전자빔으로 조사된다. 상기 평탄화된 CVD 산화막 위에 제2 캡핑층을 형성한다. 상기 제2 캡핑층이 형성된 결과물을 소정 시간 동안 상온∼500℃의 온도에서 전자빔으로 조사할 수 있다.

公开(公告)号：KR1019990026802A

公开(公告)日：1999-04-15

申请号：KR1019970049094

申请日：1997-09-26

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  이해정 ,  김성호

IPC: H01L21/31

Abstract: 본 발명은 반도체장치의 층간절연막 형성방법과 이 층간절연막의 상부에 콘택을 형성 방법을 개시한다. 본 발명의 특징은 HSQ 층간절연막을 전자빔으로 약 400℃ 정도의 저온에서 큐어링함으로써 HSQ 층간절연막을 단순화된 공정으로 형성할 수 있는 데 있다. 또한, 본 발명에 의하여 형성된 HSQ 층간절연막은 종래의 고온에서 열처리되어 큐어링된 HSQ 층간절연막에 비하여 더 경질화되어 있다.

公开(公告)号：KR100183816B1

公开(公告)日：1999-03-20

申请号：KR1019960001397

申请日：1996-01-23

Applicant: 삼성전자주식회사

Inventor： 황병근 ,  구주선 ,  최지현 ,  이해정

IPC: H01L27/108

Abstract: 스페이서층을 이용하여 하부전극의 표면적을 증가시킬 수 있는 반도체 장치의 커패시터 제조방법이 개시되었다. 본 발명은 제1 도전막상에 각각의 입자 사이에 빈 공간을 갖는 복수 개의 입자들로 이루어진 스페이서층을 형성하는 단계, 상기 입자 사이의 빈 공간을 통하여 상기 제1 도전막과 접속되도록 상기 스페이서층 상에 제2 도전막을 형성하는 단계, 상기 식각 저지층이 노출되도록 상기 제2 도전막, 스페이서층 및 제1 도전막을 순차적으로 식각하여 상기 콘택홀 상부에 제2 도전막 패턴과 스페이서층 패턴 및 제1 도전막 패턴을 형성하는 단계, 및 상기 스페이서층 패턴을 제거함으로써 상기 제1 도전막 패턴 및 제2 도적막 패턴으로 이루어진 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 스페이서층을 이용한 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 스페이서층을 이용하여 하부전극의 표면적을 증가시킴으로서 메모리 셀의 독출 능력을 증가시킬 수 있다.

公开(公告)号：KR1019980086199A

公开(公告)日：1998-12-05

申请号：KR1019970022475

申请日：1997-05-31

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  황병근

IPC: H01L21/31

Abstract: SOG(Silicon On Glass)층을 절연막 스페이서로 사용하는 강유전체 반도체 메모리의 커패시터 형성방법에 관하여 개시한다. 본 발명은 층간 절연막이 형성되어 있는 반도체 기판에 매몰 콘택홀을 형성하는 제1 단계와, 매몰 콘택홀을 매립하는 플러그를 형성하는 제2 단계와, 플러그의 상부에 실리사이드층을 형성하는 제3 단계와, 실리사이드층이 형성된 결과물의 전면에 금속층들을 차례로 증착하고 패터닝을 진행하여 실리사이드층과 연결된 장벽층과 스토리지 전극층을 형성하는 제4 단계와, 스토리지 전극이 형성된 결과물의 전면에 SOG(Silicon On Glass)층을 도포하는 제5 단계와, SOG층이 도포된 반도체 기판을 전자빔으로 큐어링하는 제6 단계와, 큐어링이 진행된 SOG층을 식각하여 장벽층 및 스토리지 전극의 양측벽에 절연막 스페이서를 형성하는 제7 단계와, 절연막 스페이서가 형성된 반도체 기판에 강유전체막과 플레이트 전극을 형성하는 제8 단계를 구비하는 것을 특징으� �� 하는 반도체 메모리의 커패시터 형성방법을 제공한다.

公开(公告)号：KR1019980026852A

公开(公告)日：1998-07-15

申请号：KR1019960045418

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 최지현 ,  이해정 ,  김성진 ,  구주선

IPC: H01L21/28

Abstract: 본 발명은 기생 커패시터에 의한 커패시턴스를 줄일 수 있는 반도체장치의 제조방법에 관해 개시한다. 금속배선을 형성하는데 있어서, 금속배선사이에 채워지는 절연층을 저 유전층으로 형성하며, 아울러 의도적으로 절연층내에 보이드(void)를 형성하여 인접 금속배선이 참여하여 형성되는 기생 커패시터의 커패시턴스를 줄여서 신호지연이나 잡음을 제거할 수 있으므로 양질의 제품을 제조할 수 있다.

公开(公告)号：KR1019970054049A

公开(公告)日：1997-07-31

申请号：KR1019950057099

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 최지현 ,  황병근 ,  이해정 ,  구주선

IPC: H01L27/108

公开(公告)号：KR1019970023998A

公开(公告)日：1997-05-30

申请号：KR1019950037772

申请日：1995-10-28

Applicant: 삼성전자주식회사

Inventor： 최지현 ,  황병근 ,  구주선

IPC: H01L21/76

Abstract: 낮은 유전상수를 갖는 SOG(Spin on Glass) 계통의 유전막을 사용하여 트렌치를 필링(Filling)시키는 트렌치 소자분리 방법이 개시된다.
본 발명은 반도체기판을 소정깊이로 식각하여 다양한 폭을 갖는 트렌치들을 형성하는 단계와, 상기 결과물 상에 제1 절연막으로서 저유전율을 갖는 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 침적하는 단계와, 상기 제1 절연막을 고온에서 열처리하는 단계와, 상기 열처리된 제1 절연막을 에치-백하는 단계와, 상기 결과물 상에 제2 절연막을 침적하는 단계, 및 화학기계적 폴리싱(chemical mechanical polishing; CMP)방법으로 상기 제2 절연막을 평탄화시키는 단계를 포함하여 트렌치를 필링시키는 것을 특징으로 한다.

公开(公告)号：KR1020120006183A

公开(公告)日：2012-01-18

申请号：KR1020100066772

申请日：2010-07-12

Applicant: 삼성전자주식회사

Inventor： 이명범 ,  박인선 ,  홍진기 ,  구주선 ,  박승배 ,  이승엽

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/7682 ,  H01L27/11526 ,  H01L27/11568 ,  H01L27/11573

Abstract: PURPOSE: A semiconductor device and a semiconductor device manufacturing method are provided to arrange an insulating layer with an air gap between gate structures, thereby reducing parasitic capacitance. CONSTITUTION: A substrate(100) comprises an active region and a field region which are alternatively and repeatedly arranged along a second direction. A plurality of gate structures(222a,224a,226a,228a) is arranged on the substrate by being separated to a first direction. A first insulating film pattern(175) is arranged on a part of a sidewall of the gate structures. A second insulating film pattern covers the gate structure and the first insulating film pattern. The second insulating film pattern comprises an air gap extended to the second direction.

Abstract translation: 目的：提供半导体器件和半导体器件制造方法以在栅极结构之间布置具有气隙的绝缘层，从而减小寄生电容。 构成：衬底（100）包括有源区域和场区域，它们沿着第二方向交替重复地布置。 多个栅极结构（222a，224a，226a，228a）通过分离成第一方向布置在衬底上。 第一绝缘膜图案（175）布置在栅极结构的侧壁的一部分上。 第二绝缘膜图案覆盖栅极结构和第一绝缘膜图案。 第二绝缘膜图案包括延伸到第二方向的气隙。

公开(公告)号：KR1020100102982A

公开(公告)日：2010-09-27

申请号：KR1020090021321

申请日：2009-03-12

Applicant: 삼성전자주식회사

Inventor： 최종완 ,  홍은기 ,  이보영 ,  한태종 ,  구주선 ,  변경문

IPC: H01L21/8247

CPC classification number: H01L29/7881 ,  H01L21/76229 ,  H01L21/764 ,  H01L27/11521 ,  H01L27/11531 ,  H01L27/11568 ,  H01L29/0649

Abstract: PURPOSE: A semiconductor device is provided to improve channel boosting efficiency during a program process and to improve the distribution of a channel voltage when a boost process is executed. CONSTITUTION: A tunnel insulating layer(310) and a charge trapping layer(320) are sequentially laminated on a substrate. A recess region(200) passes through a part of the charge trapping layer and the tunnel insulating layer and is defined with the side which is connected to a bottom surface. A first insulating pattern(230) has a distance between the inner walls which is a second width which is less than a first width.

Abstract translation: 目的：提供半导体器件，以在程序进程期间提高通道提升效率，并且在执行升压处理时改善通道电压的分布。 构成：隧道绝缘层（310）和电荷捕获层（320）依次层压在基板上。 凹陷区域（200）穿过电荷捕获层和隧道绝缘层的一部分，并且与连接到底表面的一侧限定。 第一绝缘图案（230）具有内壁之间的距离，第二宽度小于第一宽度。

公开(公告)号：KR1020090009030A

公开(公告)日：2009-01-22

申请号：KR1020070072458

申请日：2007-07-19

Applicant: 삼성전자주식회사

Inventor： 변경문 ,  구주선 ,  라상호 ,  백은경 ,  최종완

IPC: H01L21/76

CPC classification number: H01L21/76229

Abstract: The semiconductor device and the manufacturing method thereof are provided to prevent the damage of he trench isolation region due to the post etch process regardless of the different widths of the trench regions. The first trench region (120a) and the second trench domain (120b) are formed in the substrate. The width of the second trench region is wider than the width of the first trench region. The first preliminary bottom material pattern(137a) is formed in the first trench region. The second preliminary bottom material pattern(137b) is formed in the second trench region. The first and second preliminary bottom material patterns are etched and then the upper side of the first and second preliminary bottom patterns is positioned at the same level. The first top material pattern(145a) is formed on the first bottom material pattern. The second top material pattern(145b) is formed on the second down material pattern.

Abstract translation: 提供半导体器件及其制造方法，以防止由于后蚀刻工艺而导致的沟槽隔离区的损坏，而与沟槽区域的不同宽度无关。 第一沟槽区域（120a）和第二沟槽区域（120b）形成在衬底中。 第二沟槽区域的宽度比第一沟槽区域的宽度宽。 第一初始底材图案（137a）形成在第一沟槽区域中。 第二初步底部材料图案（137b）形成在第二沟槽区域中。 蚀刻第一和第二初始底部材料图案，然后第一和第二初步底部图案的上侧定位在相同的水平。 第一顶部材料图案（145a）形成在第一底部材料图案上。 第二顶部材料图案（145b）形成在第二向下材料图案上。