公开(公告)号：KR100834829B1

公开(公告)日：2008-06-03

申请号：KR1020060129884

申请日：2006-12-19

Applicant: 삼성전자주식회사

Inventor： 이성영 ,  김동원 ,  김민상 ,  윤은정 ,  박동건

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/788 ,  G11C11/56 ,  G11C23/00 ,  H01L27/2463

Abstract: A multi-bit electro-mechanical memory device and a method of manufacturing the same are provided to reduce power consumption by forming a cantilever electrode and a drag electrode by conductive metal material having less resistance than that of polysilicon material. A multi-bit electro-mechanical memory device includes a substrate(10), a bit line(20), a word line, and a cantilever electrode(50). The substrate has a predetermined flat surface. The bit line is formed on the substrate in a first direction. The bit line is insulated from an upper portion of the word line, and is formed to intersect the bit line in a second direction. One side of the cantilever electrode is electrically connected to the bit line adjacent to the word line. The cantilever electrode is formed in an upper portion of the word line in a first direction parallel with the bit line. Another side of the cantilever electrode is electrically connected to the word line to have a predetermined pore.

Abstract translation: 提供一种多位机电存储器件及其制造方法，以通过形成具有比多晶硅材料电阻小的导电金属材料形成悬臂电极和阻力电极来降低功耗。 多位机电存储器件包括衬底（10），位线（20），字线和悬臂电极（50）。 基板具有预定的平坦表面。 位线在第一方向上形成在基板上。 位线与字线的上部绝缘，并且形成为在第二方向上与位线相交。 悬臂电极的一侧电连接到与字线相邻的位线。 悬臂电极在与位线平行的第一方向上形成在字线的上部。 悬臂电极的另一侧电连接到字线以具有预定的孔。

公开(公告)号：KR100801065B1

公开(公告)日：2008-02-04

申请号：KR1020060073731

申请日：2006-08-04

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  이성영 ,  여경환 ,  김민상 ,  김성민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/7851 ,  H01L29/78648 ,  H01L29/78696 ,  H01L29/7926 ,  H01L21/28282

Abstract: A non-volatile memory device and a method for manufacturing the same are provided to increase a degree of integration by stacking independent cells in a vertical direction. An active pattern(122) is formed on a substrate and includes at least one tunnel formed in a vertical direction. A first gate structure(132) is buried into the inside of the tunnel and is formed with a first tunnel oxide layer pattern, a first charge trap layer pattern, a first dielectric layer pattern, and a first electrode pattern. A second gate structure(148) is formed on an upper surface of the active pattern and is composed of a second tunnel oxide layer pattern, a second charge trap layer pattern, a second dielectric layer pattern, and a second electrode pattern. A first impurity region(150) is formed on active patterns of both sides of the first gate structure. A second impurity region(152) is formed on active patterns of both sides of the second gate structure.

Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过在垂直方向上堆叠独立的单元来增加集成度。 活性图案（122）形成在基板上，并且包括沿垂直方向形成的至少一个隧道。 第一栅极结构（132）被埋入隧道的内部，并且形成有第一隧道氧化物层图案，第一电荷陷阱层图案，第一电介质层图案和第一电极图案。 第二栅极结构（148）形成在有源图案的上表面上，并且由第二隧道氧化物层图案，第二电荷陷阱层图案，第二电介质层图案和第二电极图案组成。 在第一栅极结构的两侧的有源图案上形成第一杂质区（150）。 在第二栅极结构的两侧的有源图案上形成第二杂质区域（152）。

公开(公告)号：KR100800378B1

公开(公告)日：2008-02-01

申请号：KR1020060080203

申请日：2006-08-24

Applicant: 삼성전자주식회사

Inventor： 이성영 ,  김동원 ,  박동건 ,  윤은정

IPC: H01L27/115

CPC classification number: G11C11/50 ,  G11C11/56 ,  G11C16/0475 ,  G11C23/00 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A memory device and a manufacturing method thereof are provided to increase integration degree of unit elements and to minimize damages due to the external impact by using a trench that separates a read wordline from a write wordline in a longitudinal direction. A bitline(20) is formed on a substrate(100) with a certain thickness in one direction. A first wordline(30) is formed on an upper portion of the bitline and intersected therewith. A first interlayer dielectric is formed between the first wordline and the bitline. A second wordline(40) is floated over the first word line so as to include a vacant space and formed on a direction in parallel with the first wordline. Second and third interlayer dielectrics are formed to support a lateral side of the second wordline with a certain height on the substrate at a lateral side of the first wordline or the bitline, in order to float the second word line. A trench(100) separates the second word line from the first word line in a longitudinal direction to form a symmetric structure and to expose the first interlayer dielectric to a bottom direction. A flip electrode(50) is symmetrically divided into plural pieces by the trench and one end thereof is connected to the bitline. The other end is inserted into the vacant space and is bent by electric field induced between the wordlines in a predetermined direction with respect to the wordlines.

Abstract translation: 提供了一种存储器件及其制造方法，以增加单元元件的集成度，并通过使用将读取字线与写入字线在纵向上分离的沟槽来最小化由外部冲击引起的损伤。 在一个方向上具有一定厚度的基板（100）上形成位线（20）。 第一字线（30）形成在位线的上部并与其相交。 在第一字线和位线之间形成第一层间电介质。 第二字线（40）浮在第一字线上，以便包括一个空白空间并形成在与第一字线平行的方向上。 形成第二和第三层间电介质，以在第一字线或位线的侧面上在基板上以一定高度支撑第二字线的横向侧，以便浮动第二字线。 沟槽（100）在纵向方向上将第二字线与第一字线分离以形成对称结构，并将第一层间电介质暴露于底部方向。 翻转电极（50）通过沟槽对称地分成多个部分，其一端连接到位线。 另一端插入到空的空间中，并且相对于字线在预定方向上在字线之间感应的电场弯曲。

公开(公告)号：KR100640650B1

公开(公告)日：2006-11-01

申请号：KR1020050060795

申请日：2005-07-06

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  윤은정

IPC: H01L27/105 ,  H01L21/336

Abstract: A semiconductor memory device and a method of fabricating the same by using a recess channel array transistor are provided to minimize poor contact and to decrease a contact resistance of a source and a drain. A semiconductor substrate(100) is limited by a device isolation layer(10) and includes an active region where a trench(15) is formed for making at least one recess channel. An epitaxial layer(200) is formed on a whole surface of the active region except the trench and a portion of the device isolation layer. A gate is formed by filling the trench. A source and drain regions are formed to locate the gate between the source/drain regions. The epitaxial layer includes impurities to reduce a contact resistance of the source/drain electrode. A lateral spacer is formed on both lateral sides of the gate and a portion of a surface of the epitaxial layer. The epitaxial layer has a flat and uniform surface profile.

Abstract translation: 通过使用凹槽沟道阵列晶体管来提供半导体存储器件及其制造方法以最小化接触不良并降低源极和漏极的接触电阻。 半导体衬底（100）受到器件隔离层（10）的限制，并且包括形成沟槽（15）的有源区以形成至少一个凹陷沟道。 除了沟槽和器件隔离层的一部分之外，在有源区的整个表面上形成外延层（200）。 通过填充沟槽形成浇口。 形成源极和漏极区域以在源极/漏极区域之间定位栅极。 外延层包括杂质以减小源极/漏极电极的接触电阻。 在栅极的两个侧面和外延层的一部分表面上形成横向间隔物。 外延层具有平坦且均匀的表面轮廓。

公开(公告)号：KR100630764B1

公开(公告)日：2006-10-04

申请号：KR1020050079958

申请日：2005-08-30

Applicant: 삼성전자주식회사

Inventor： 윤은정 ,  이성영 ,  김민상 ,  김성민

IPC: H01L21/335

CPC classification number: H01L29/78696 ,  H01L29/42392

Abstract: A gate all around semiconductor and a method for manufacturing the same are provided to increase process margin for forming a gate electrode by using a mask layer of line shape. An isolation layer for defining an activation region is formed on a semiconductor substrate(100). A first mask layer is formed for exposing the substrate according to a region with line shape for forming a gate electrode of the isolation layer and the activation region. A pair of stacked structure of a first SiGe-epitaxial layer and a first Si-epitaxial layer are grown selectively on the exposed activation region. A second mask layer is formed to fill the stacked structure and the exposed isolation layer, and exposing the activation region for forming source/drain regions. A second Si-epitaxial layer is formed on the exposed source/drain regions. A gate electrode(126) is formed to surround the Si-epitaxial layer, and expanded with a line shape.

Abstract translation: 提供半导体周围的栅极及其制造方法，以通过使用线形掩模层来增加用于形成栅电极的工艺余量。 在半导体衬底（100）上形成用于限定激活区域的隔离层。 形成第一掩模层，用于根据用于形成隔离层的栅极电极和激活区域的具有线形状的区域使基板曝光。 在暴露的激活区域上选择性地生长第一SiGe外延层和第一Si外延层的一对堆叠结构。 形成第二掩模层以填充堆叠结构和暴露的隔离层，并且暴露用于形成源极/漏极区域的激活区域。 在暴露的源极/漏极区域上形成第二Si外延层。 形成栅电极（126）以包围Si外延层，并以线状膨胀。

公开(公告)号：KR100630763B1

公开(公告)日：2006-10-04

申请号：KR1020050079957

申请日：2005-08-30

Applicant: 삼성전자주식회사

Inventor： 이성영 ,  윤은정 ,  김민상 ,  김성민 ,  최용락

IPC: H01L21/335

Abstract: A method for manufacturing a MOS transistor having multi-channel is provided to secure uniform channel length for improving mobility property and to reduce the manufacturing process by using an active mask instead of an etch-stop barrier. A first material layer and a second material layer(115) are stacked on a semiconductor substrate(100) having different etch-selectivity. An active mask(135a) is formed on the resultant structure. An active region is restricted by the active mask. A sidewall of the resultant structure is exposed, at this time the active mask remains. A plurality of tunnels are formed by etching selectively the first material layer through the exposed resultant structure. The active mask is removed. A gate electrode is formed on the active region to fill the tunnels.

Abstract translation: 提供一种用于制造具有多沟道的MOS晶体管的方法，以确保均匀的沟道长度，从而改善迁移率特性并通过使用有源掩模而不是蚀刻停止势垒来减少制造工艺。 第一材料层和第二材料层（115）堆叠在具有不同蚀刻选择性的半导体衬底（100）上。 在所得结构上形成有源掩模（135a）。 活动区域受活动遮罩限制。 所得结构的侧壁被暴露，此时保留有源掩模。 通过暴露的所得结构选择性蚀刻第一材料层形成多个隧道。 活动掩码被删除。 栅电极形成在有源区上以填充隧道。

公开(公告)号：KR100594282B1

公开(公告)日：2006-06-30

申请号：KR1020040049003

申请日：2004-06-28

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  장세명 ,  박동건 ,  오용철 ,  윤은정 ,  김근남

IPC: H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/78684

Abstract: 본 발명에서는 균일한 미세 선폭의 핀을 가지는 FinFET을 포함하는 반도체 소자 및 그 제조방법을 제공한다. 본 발명에 따른 반도체 소자는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 셀 영역에 형성되고 기판 표면보다 돌출된 셀 영역 활성영역과, 주변회로 영역에 형성되고 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 각 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비된다. 그 위로 게이트 산화막과 각각의 게이트 전극이 형성되며, 각 게이트 전극 양 옆의 활성영역에는 소오스와 드레인이 형성된다.

Abstract translation: 本发明提供包括具有均匀细线宽度的翅片的FinFET的半导体器件及其制造方法。 半导体器件根据本发明，在单元区A中形成单元区域和包括外围电路区域的半导体衬底，在单元区域中形成，在有源区和外围电路区域突出超过所述衬底的所述表面突出比所述基板外围电路的表面 区域活动区域。 每个有源区具有在沟道区中的第一突出部和突出部平行的第二彼此用由形成于中心销的有源区域表面之间的沟槽中心利用与所述第一突出部的侧面上表面和第二凸 它提供。 在其上形成栅氧化膜和各自的栅电极，并且在每个栅电极的两侧的有源区中形成源极和漏极。

公开(公告)号：KR1020060047467A

公开(公告)日：2006-05-18

申请号：KR1020050034552

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  윤은정 ,  서종수 ,  김두응 ,  조백형 ,  김병서

IPC: H01L21/8247

Abstract: 서로 다른 층에 형성된 복수개의 컨트롤 트랜지스터들과 상 변화 물질로 이루어진 가변저항소자로 구성된 상변화 메모리 셀을 구비하는 반도체 메모리 장치 및 상 변화 메모리 셀의 형성 방법이 개시된다. 본 발명의 실시예에 따른 상 변화 메모리 셀은 서로 다른 층에 형성된 복수개의 컨트롤 트랜지스터들 및 상 변화 물질로 이루어진 가변저항소자를 구비한다. 상기 컨트롤 트랜지스터들의 숫자가 2일 수 있다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 글로벌 비트라인, 상기 글로벌 비트라인에 대응되는 로컬 비트라인 선택회로에 의하여 연결되거나 차단되는 복수개의 로컬 비트라인들 및 상기 각각의 로컬 비트라인에 연결되어 데이터를 저장하는 복수개의 상 변화 메모리 셀 그룹들을 구비한다. 상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 서로 다른 층에 형성된 복수개의 컨트롤 트랜지스터들과 상 변화 물질로 이루어진 가변저항소자로 구성된 상변화 메모리 셀을 구비함과 동시에 비트라인을 글로벌 비트라인과 로컬 비트라인으로 구분하여 계층적 비트라인(Hierarchical bit line)구조를 구현함으로써 집적도를 개선하고 상 변화 메모리 셀에 흐르는 전류를 증가시킬 수 있는 장점이 있다.

公开(公告)号：KR100550343B1

公开(公告)日：2006-02-08

申请号：KR1020030082824

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 이성영 ,  김성민 ,  박동건 ,  오창우 ,  윤은정

IPC: H01L29/78

CPC classification number: H01L29/66484 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/7831 ,  H01L29/78696

Abstract: 다중 채널을 갖는 모오스 트랜지스터를 포함하는 반도체 장치가 개시되어 있다. 반도체 기판에, 복수개의 채널층 및 복수개의 게이트 형성층을 서로 반복 적층된 예비 액티브 패턴을 형성한다. 상기 예비 액티브 패턴 상에 하드 마스크를 형성하고, 상기 하드 마스크를 이용하여 상기 예비 액티브 패턴을 식각한다. 상기 식각된 예비 액티브 패턴 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성한다. 상기 액티브 채널 패턴 및 기판 표면에 실리콘을 성장하여 소오스/드레인층을 형성한다. 상기 복수개의 게이트 형성용층을 선택적으로 식각하여, 복수개의 터널을 형성한다. 이어서, 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하여 모오스 트랜지스터를 포함하는 반도체 장치를 형성한다.

Abstract translation: 在制造半导体器件的方法中，在衬底上形成包括栅极层和沟道层的初步有源图案。 交替层叠栅极层和沟道层。 在初步活性图案上形成硬掩模。 使用硬掩模作为蚀刻掩模来部分蚀刻预活性图案以暴露基板的表面。 蚀刻的预活化图案被修整以形成宽度小于硬掩模的较低宽度的有源通道图案。 源极/漏极层形成在有源沟道图案和表面的暴露侧面上。 选择性地蚀刻栅极层以形成隧道。 一个门包围有源通道模式并填充隧道。 还公开了相关的中间结构。

公开(公告)号：KR100534104B1

公开(公告)日：2005-12-06

申请号：KR1020040034025

申请日：2004-05-13

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  김동원 ,  윤은정 ,  박동건 ,  이성영 ,  최정동 ,  이신애 ,  조혜진

IPC: H01L21/8232 ,  B82Y10/00

Abstract: 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그 제조방법을 제공한다. 반도체기판 상에 형성된 활성영역 마스킹 패턴을 이용하여 소오스/드레인 영역 사이의 상기 반도체기판 내에 중심 트렌치를 형성한다. 상기 중심 트렌치 형성에 따라 반도체기판의 소정 영역들로부터 돌출되고, 서로 일정간격을 두고 따로 떨어진 적어도 2개의 채널영역들이 형성된다. 소오스/드레인 영역은 각각 상기 채널영역들의 양단을 서로 연결시키고 상기 채널영역들과 동일한 높이를 갖는다. 상기 채널영역들의 상부면들 및 측벽들을 덮으면서 상기 채널영역들의 상부를 가로지르는 게이트 전극이 형성된다.