公开(公告)号：KR1020050089588A

公开(公告)日：2005-09-08

申请号：KR1020040015085

申请日：2004-03-05

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  최시영 ,  이병찬 ,  이종욱 ,  정인수 ,  이덕형

IPC: H01L21/335

CPC classification number: H01L29/7851 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/66545 ,  H01L29/66621

Abstract: 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법 및 트랜지스터 형성 방법이 개시되어 있다. 벌크 반도체 기판의 소정 부위를 식각하여 예비 액티브 패턴을 형성한다. 상기 예비 액티브 패턴의 하부 가장자리를 리세스시켜 액티브 패턴을 형성한다. 이어서, 상기 액티브 패턴의 리세스된 부위에 액티브 버리드 산화막을 형성하여, 반도체 장치의 액티브 구조물 형성하는 방법을 제공한다. 상기 액티브 구조물 상에 형성되는 트랜지스터는 접합 용량의 감소, 접합 누설 전류의 감소, 구동 전류의 증가 등의 우수한 특성을 가질 수 있다.

公开(公告)号：KR1020050061311A

公开(公告)日：2005-06-22

申请号：KR1020040103635

申请日：2004-12-09

Applicant: 삼성전자주식회사

Inventor： 노재섭 ,  이덕형 ,  남정현 ,  류정호 ,  김이태 ,  공해경

IPC: H04N5/341 ,  H01L27/148

CPC classification number: H01L27/14812 ,  H01L27/14614 ,  H01L27/14643

Abstract: PROBLEM TO BE SOLVED: To provide a signal charge converter for a charge transfer element. SOLUTION: The signal converter includes a first driver FET of a first stage that receives a signal charge and converts the signal charge to a voltage. Subsequent driver FETs are connected to an output of the first driver FET, and gate insulating films of subsequent drivers include reduced thicknesses. The subsequent driver FETs constitute a second stage or a third stage. The reduced thicknesses of the gate insulating films of the subsequent driver FETs increase a voltage gain AV total without decreasing charge transfer efficiency, and raises the entire sensitivity of the signal converter. COPYRIGHT: (C)2005,JPO&NCIPI

公开(公告)号：KR100496258B1

公开(公告)日：2005-06-17

申请号：KR1020030009916

申请日：2003-02-17

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  김철성 ,  정인수 ,  유종렬

IPC: H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/28525 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76895 ,  H01L23/485 ,  H01L27/10894 ,  H01L2924/0002 ,  Y10S257/90 ,  H01L2924/00

Abstract: 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법이 개시되어 있다. 액티브 영역 및 필드 영역이 정의된 반도체 기판 상에 형성되는 게이트 구조물들, 상기 게이트 구조물들의 측면에 형성되는 제1 스페이서, 상기 게이트 구조물들 사이에 위치하는 반도체 기판의 액티브 영역 상에 상기 게이트 구조물보다 낮은 높이의 반도체 물질이 형성된 제1 콘택 패드, 상기 제1 콘택 패드 상에 위치하는 상기 제1 스페이서의 측면 및 상기 제1 콘택 패드에서 상기 필드 영역과 인접하는 일측면에 형성된 제2 스페이서, 상기 제1 콘택 패드 상에, 반도체 물질로 형성된 제2 콘택 패드를 포함하는 반도체 장치를 제공한다. 상기 반도체 장치의 콘택 패드는 쇼트 불량이 매우 감소된다.

公开(公告)号：KR100476940B1

公开(公告)日：2005-03-16

申请号：KR1020030040279

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이병찬 ,  최시영 ,  김택중 ,  손용훈 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L21/823412 ,  H01L21/823437 ,  H01L29/66803

Abstract: 기판으로부터 수직으로 연장된 게이트 채널을 갖는 디램기억 셀 및 그 제조방법을 제공한다. 이 기얼 셀의 트랜지스터는 기판으로 부터 수직으로 연장된 핀을 가지고, 이 핀 내에 형성된 채널영역이 형성된다. 채널영역과 중첩되어 핀의 상부를 게이트 전극이 가로지른다. 게이트 전극 및 핀 사이에 게이트 절연막이 개재된다. 게이트 전극 양측의 핀에 소오스 및 드레인 영역이 형성된다. 기판으로부터 수직으로 연장된 핀을 형성하고, 핀의 상부에 제1 불순물을 주입하고, 핀의 전면에 제2 농도의 불순물을 주입하여 채널을 형성한다. 핀의 상부 모서리를 포함하는 상기 핀의 상부에는 제1 및 제2 불순물이 중첩된 고 도핑층이 형성되고, 고 도핑층 하부의 핀에는 저 도핑층이 형성된다. 이 때, 제2 불순물은 경사이온주입법을 이용하여 주입합으로써 핀 내에 균일하게 형성할 수 있다.

公开(公告)号：KR1020050002259A

公开(公告)日：2005-01-07

申请号：KR1020030043628

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  정인수 ,  허진화

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: PURPOSE: A method for fabricating FIN-type FET(Field Effect Transistor) in a semiconductor device is provided to prevent voids by using two-step trench-filling processes and a passivation layer. CONSTITUTION: An etch mask pattern(103) is formed on a semiconductor substrate(101). Trenches are formed by etching the exposed substrate to define silicon FIN(105). An upper passivation layer(113a) is partially filled for protecting the first trench-filling insulating layer. A second trench-filling insulating layer(115a) is entirely filled in the trench. A planarization etching of the second trench-filling insulating layer is performed. The upper side wall of the silicon FIN is exposed by removing at least a part of the upper passivation layer. A gate dielectric is formed. A gate conductive material is formed.

Abstract translation: 目的：提供一种在半导体器件中制造FIN型FET（场效应晶体管）的方法，以通过使用两步骤沟槽填充工艺和钝化层来防止空隙。 构成：在半导体衬底（101）上形成蚀刻掩模图案（103）。 通过蚀刻暴露的衬底来形成沟槽，以限定硅FIN（105）。 部分地填充上钝化层（113a）以保护第一沟槽填充绝缘层。 第二沟槽填充绝缘层（115a）完全填充在沟槽中。 执行第二沟槽填充绝缘层的平坦化蚀刻。 通过去除上钝化层的至少一部分来暴露硅FIN的上侧壁。 形成栅极电介质。 形成栅极导电材料。

公开(公告)号：KR1020040079523A

公开(公告)日：2004-09-16

申请号：KR1020030014414

申请日：2003-03-07

Applicant: 삼성전자주식회사

Inventor： 오재희 ,  이덕형

IPC: H01L27/108

CPC classification number: H01L27/10894 ,  H01L21/31691 ,  H01L27/10811 ,  H01L27/10885 ,  H01L28/55 ,  H01L28/65

Abstract: PURPOSE: A semiconductor device having a capacitor-under-bitline structure and a fabricating method thereof are provided to reduce the manufacturing cost by minimizing the number of lithography processes in comparison with a standard logic process. CONSTITUTION: A plurality of gate lines are formed on the first and the second regions of a semiconductor substrate(100). An insulating layer(112) is formed with a plurality of storage node contact holes(114a), a plurality of bit line contact holes(114b), gate lines of the second region, and metal contact holes(114c). A plurality of conductive plugs are formed within the storage node contact holes, the bit line contact holes, and the metal contact holes. The first metal lines(122) are formed on the insulating layer of the second region. A plurality of capacitors(132) are formed on the insulating layer of the first region. The first interlayer dielectric(120,124) is formed on the capacitor, the first metal line, and the insulating layer. The second metal lines(138b,138c) are formed on the first interlayer dielectric of the second region.

Abstract translation: 目的：提供一种具有电容器下位线结构及其制造方法的半导体器件，其与标准逻辑处理相比最小化光刻处理的数量来降低制造成本。 构成：在半导体衬底（100）的第一和第二区域上形成多条栅极线。 绝缘层（112）形成有多个存储节点接触孔（114a），多个位线接触孔（114b），第二区域的栅极线和金属接触孔（114c）。 在存储节点接触孔，位线接触孔和金属接触孔内形成多个导电插塞。 第一金属线（122）形成在第二区域的绝缘层上。 在第一区域的绝缘层上形成多个电容器（132）。 第一层间电介质（120,124）形成在电容器，第一金属线和绝缘层上。 第二金属线（138b，138c）形成在第二区域的第一层间电介质上。

公开(公告)号：KR1020040072130A

公开(公告)日：2004-08-18

申请号：KR1020030008080

申请日：2003-02-10

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  최시영 ,  유종렬 ,  이덕형 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/78648 ,  H01L21/823437 ,  H01L27/108 ,  H01L27/10814 ,  H01L27/10873 ,  H01L29/78645

Abstract: PURPOSE: A method for forming a double gate electrode and a method for fabricating a semiconductor device including a double gate electrode are provided to minimize a shot channel effect by increasing length of a channel without extending length of a gate electrode, horizontally. CONSTITUTION: A tunnel is formed in parallel to the surface of a semiconductor substrate(100) of an active region, which is defined by a trench formed on an isolation region. The first insulating layer(116) is coated on an inner surface of the tunnel and an inner surface of the trench. The inside of the tunnel is filled up by forming a lower gate electrode. The lower gate electrode is extended to the inside of the trench. The second insulating layer is formed on the surface of the semiconductor substrate of the active region. A top gate electrode is formed on the second insulating layer of the upper part of the tunnel.

Abstract translation: 目的：提供一种用于形成双栅电极的方法和用于制造包括双栅电极的半导体器件的方法，用于通过增加沟道的长度而不延长栅电极的长度而使射流通道效应最小化。 构成：隧道形成为平行于有源区的半导体衬底（100）的表面，该有源区由形成在隔离区上的沟槽限定。 第一绝缘层（116）涂覆在隧道的内表面和沟槽的内表面上。 通过形成下部栅电极填充隧道的内部。 下栅电极延伸到沟槽的内部。 第二绝缘层形成在有源区的半导体衬底的表面上。 顶栅电极形成在隧道上部的第二绝缘层上。

公开(公告)号：KR100437856B1

公开(公告)日：2004-06-30

申请号：KR1020020046159

申请日：2002-08-05

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  최시영 ,  김철성 ,  유종렬 ,  이덕형

IPC: H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/823425 ,  H01L27/10817 ,  H01L27/10873 ,  H01L27/10885 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/41766 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/66659

Abstract: Metal oxide semiconductor transistors and devices with such transistors and methods of fabricating such transistors and devices are provided. Such transistors may have a silicon well region having a first surface and having spaced apart source and drain regions therein. A gate insulator is provided on the first surface of the silicon well region and disposed between the source and drain regions and a gate electrode is provided on the gate insulator. A region of insulating material is disposed between a first surface of the drain region and the silicon well region. The region of insulating material extends toward but not to the source region. A source electrode is provided that contacts the source region. A drain electrode contacts the drain region and the region of insulating material.

Abstract translation: 提供了具有这种晶体管的金属氧化物半导体晶体管和器件以及制造这种晶体管和器件的方法。 这样的晶体管可以具有硅阱区，该硅阱区具有第一表面并且其中具有间隔开的源极区和漏极区。 栅极绝缘体设置在硅阱区的第一表面上并且设置在源极和漏极区域之间，栅极电极设置在栅极绝缘体上。 绝缘材料区域设置在漏极区域的第一表面和硅阱区域之间。 绝缘材料的区域朝着源区延伸但不延伸到源区。 提供接触源极区的源电极。 漏极接触漏极区域和绝缘材料区域。

公开(公告)号：KR1020040012350A

公开(公告)日：2004-02-11

申请号：KR1020020045893

申请日：2002-08-02

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  이병찬 ,  유종렬 ,  최시영 ,  이덕형

IPC: H01L21/8242

CPC classification number: H01L27/10894 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888

Abstract: PURPOSE: A DRAM(Dynamic Random Access Memory) semiconductor device and its manufacturing method are provided to be capable of restraining the generation of leakage current. CONSTITUTION: A DRAM semiconductor device is provided with a semiconductor substrate(100), a plurality of gate stack patterns(108) formed at the upper portion of the semiconductor substrate, a source/drain region(110) formed at the predetermined inner portions of the semiconductor substrate by being aligned at both sidewalls of the gate stack pattern, and a spacer(116) formed at both sidewalls of the gate stack pattern. The DRAM semiconductor device further includes a silicon epitaxial layer(118) formed at the upper portion of the source/drain region, a metal silicide layer(120) formed at the upper portion of the silicon epitaxial layer, and a plurality of metal pads(126a,126b) formed at the metal silicide layer.

Abstract translation: 目的：提供DRAM（动态随机存取存储器）半导体器件及其制造方法，以能够抑制漏电流的产生。 构成：DRAM半导体器件设置有半导体衬底（100），形成在半导体衬底的上部的多个栅堆叠图案（108），形成在预定内部的源/漏区（110） 半导体衬底通过在栅堆叠图案的两个侧壁处对准，以及形成在栅堆叠图案的两个侧壁处的间隔物（116）。 DRAM半导体器件还包括形成在源极/漏极区域的上部的硅外延层（118），形成在硅外延层的上部的金属硅化物层（120）和多个金属焊盘 126a，126b）形成在金属硅化物层。

公开(公告)号：KR1020010009159A

公开(公告)日：2001-02-05

申请号：KR1019990027380

申请日：1999-07-08

Applicant: 삼성전자주식회사

Inventor： 김홍기 ,  이덕형

IPC: H01L27/108

CPC classification number: H01L27/10894 ,  H01L27/105 ,  H01L27/10888

Abstract: PURPOSE: A contact structure for a semiconductor device and a manufacturing method thereof are provided to secure an overlap margin between a contact pad and a conductive layer contact in a case of misalignment in a formation of a contact. CONSTITUTION: A gate structure patterned on a semiconductor substrate(200) includes a gate electrode having a polysilicon layer(234) and a silicide layer(233), and a capping insulation layer having a silicon nitride layer(235) and a silicon oxide layer(236). In particular, the silicon oxide layer(236) in a peripheral or logic region(202) is removed when an n-type impurity is implanted to form an NMOS transistor. Furthermore, the silicon nitride layer(235) in the peripheral or logic region(202) is also removed when a p-type impurity is implanted to form a PMOS transistor. Therefore, though misalignment occurs in the subsequent process for forming a contact, a bit line contact in a cell region(201) stops at the silicon nitride layer(235) on the top of the gate structure. In addition, a metal contact in the peripheral or logic region(202) is stably made on the gate structure.

Abstract translation: 目的：提供一种用于半导体器件的接触结构及其制造方法，以在接触形成中的未对准的情况下，确保接触焊盘与导电层接触之间的重叠余量。 构造：在半导体衬底（200）上图案化的栅极结构包括具有多晶硅层（234）和硅化物层（233）的栅极电极，以及具有氮化硅层（235）和氧化硅层 （236）。 特别地，当注入n型杂质以形成NMOS晶体管时，去除外围或逻辑区域（202）中的氧化硅层（236）。 此外，当注入p型杂质以形成PMOS晶体管时，外围或逻辑区域（202）中的氮化硅层（235）也被去除。 因此，尽管在随后的用于形成接触的过程中出现未对准，但在单元区域（201）中的位线接触在栅极结构的顶部的氮化硅层（235）处停止。 此外，外围或逻辑区域（202）中的金属触点稳定地制成在栅极结构上。